[发明专利]一种适用于多芯片失效分析的LPDDR晶圆RDL设计方法

说明书

本发明公开了一种适用于多芯片失效分析的LPDDR晶圆RDL设计方法，属于半导体封装领域，包括以下步骤：S1：基于常规LPDDR RDL设计，增加键合焊位；S2：设计封装基板，增加若干用于DIE连接的基板正面金手指；S3：进行封装，并将键合焊位与基板正面金手指连接S4:测量电阻，通过电阻测试判断DIE状态，完成设计。只需要在设计原始RDL布线时候，同步新增如下1条RDL走线即可；围绕DIE四周新增1条不封闭的口字型走线和2个键合焊垫(焊垫开窗位置需寻找合适位置，不影响原始产品RDL布线即可)，通过走线电阻的测量数据来判定DIE是否有开裂，无需专门测试机器，只需要使用万用表或者简易测试设备来测试电阻即可判定多芯片堆叠中存在某一颗DIE开裂。

技术领域

本发明涉及半导体封装技术领域，尤其涉及适用于多芯片失效分析的LPDDR晶圆RDL设计方法。

背景技术

LPDDR广泛用于手机、平板等移动消费电子产品，内部的芯片颗粒都是采用多层堆叠模式进行封装。实际生产过程中，LPDDR晶圆做多层封装堆叠时候，会先做一次RDL再布线，再进行研磨、切割、贴片堆叠等封装工艺。多层堆叠的工艺难度较高，容易发生单个DIE开裂导致失效的问题。

现有的技术方案中，一个LPDDR封装芯片内部经常有多颗(2～8颗)厚度仅200um～40um的DIE垂直堆叠，一旦出现某颗DIE出现开裂失效，常规测试机器无法分辨出是哪颗DIE出现问题，需要使用专门测试机器和专用程序进行测试才可以分辨出哪颗芯片出现异常，还需要专门开发专用程序才可以进行分析。

多层封装产品失效分析需要使用专门测试机器和专用程序进行测试才可以分辨出哪颗芯片出现异常，这种专用机器价格昂贵，还需要专门开发专用程序才可以进行分析，而且耗时较长，使用成本过高，影响失效分析的成本和效率。

发明内容

本发明的目的是为了解决现有技术中存在的缺陷，而提出的适用于多芯片失效分析的LPDDR晶圆RDL设计方法。

为了实现上述目的，本发明采用了如下技术方案：

一种适用于多芯片失效分析的LPDDR晶圆RDL设计方法，包括以下步骤：

S1：基于常规LPDDR RDL设计，增加键合焊位；

S2：设计封装基板，增加若干用于DIE连接的基板正面金手指；

S3：进行封装，并将键合焊位与基板正面金手指连接；

S4:测量电阻，通过电阻测试判断DIE状态，完成设计。

进一步地，用于步骤S1中，采用常规LPDDR RDL设计，将原始键合焊垫在晶圆中间，通过RDL引到DIE边缘，在RDL引到DIE边缘的设计保持不变的基础上，增加一条沿着DIE边缘的不封闭走线。

进一步地，走线断开处设计2个键合焊位。

进一步地，用于步骤S2中，所述封装基板设计时，增加数量不低于2的基板正面金手指，用于DIE连接到新增的键合焊位。

进一步地，用于步骤S2中，所述基板正面金手指根据DIE堆叠进行设计增加，其中，1颗DIE堆叠，则设计2个基板正面金手指；

2颗DIE堆叠，则需要设计4个基板正面金手指；

3颗DIE堆叠，则设计6个基板正面金手指。

进一步地，用于步骤S2中，基板正面金手指通过基板布线连接到基板背面的测试点。

进一步地，用于步骤S3中，封装时，新增的2个键合焊位通过常规焊线连接到基板正面指定的金手指上。