[发明专利]一种DDR电阻配置电路、连接控制方法及电子设备

说明书

本申请的实施例提供了一种DDR电阻配置电路、连接控制方法及电子设备，电路包括上拉电阻模块、下拉电阻模块和控制模块；所述上拉电阻模块和所述下拉电阻模块均包括至少两个并联的电阻单元，所述电阻单元包括近似电阻，且至少两个并联的电阻单元中的近似电阻的电阻值不同；所述控制模块用于控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。本申请减少了DDR芯片的面积，提升了DDR芯片的实用性，便于DDR芯片往高精密方向发展。

技术领域

本申请涉及电路技术领域，具体而言，涉及一种DDR电阻配置电路、连接控制方法及电子设备。

背景技术

在电子系统中，内存芯片是重要的组成部分之一，而双倍速率同步动态随机存储器(Double Data Rate SDRAM，DDR SDRAM)作为应用最广泛的内存芯片之一，经过多次迭代升级，也研发出一系列DDR芯片，但不管是哪种DDR芯片，芯片的设计均要遵循统一的设计协议规范。DDR芯片在接收信号时，为了保证信号的完整性，需要在DDR芯片的发送端和接收端做阻抗匹配，具体可通过控制片上终结电阻(On-Die Termination，ODT)的强度实现阻抗匹配，DDR芯片在发送信号时，针对不同的数据频率，也需要控制驱动电阻的强度，进而控制信号的摆幅和压摆率。并且ODT电阻和驱动电阻均由DDR的端口物理层(Physical，PHY)中的电阻阵列配置，在常规方案的电阻阵列配置中，往往需要上下多个并联的电阻网络，且多个电阻网络的等效电阻值相等，多个等值电阻网络占用的DDR芯片面积过多，不利于DDR芯片往高精密方向发展。

发明内容

有鉴于此，本申请的目的之一在于提供一种DDR电阻配置电路、连接控制方法及电子设备，能够减少电阻网络占用的芯片面积，有利于DDR芯片往高精密方向发展。

第一方面，本申请实施例提供了一种DDR电阻配置电路，包括上拉电阻模块、下拉电阻模块和控制模块；

所述上拉电阻模块和所述下拉电阻模块均包括至少两个并联的电阻单元，所述电阻单元包括近似电阻，且至少两个并联的电阻单元中的近似电阻的电阻值不同；

所述控制模块用于控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。

可选的，所述上拉电阻模块和所述下拉电阻模块中的所述电阻单元的电阻值关系为二进制权重比例关系。

可选的，至少两个并联的所述电阻单元中包括一个标准阻值单元，根据所述标准阻值单元以二进制权重递增或递减的方式确定除所述标准阻值单元外的其他电阻单元的等效电阻值。

可选的，所述控制模块包括第一驱动控制单元和第二驱动控制单元；

所述第一驱动控制单元连接所述上拉电阻模块；

所述第二驱动控制单元连接所述下拉电阻模块；

所述第一驱动控制单元和/或所述第二驱动控制单元用于控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。

可选的，所述第一驱动控制单元和/或所述第二驱动控制单元输出二进制控制信号以控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。

可选的，所述控制模块还包括第一精度控制单元和第二精度控制单元，所述第一精度控制单元和所述第二精度控制单元用于调整所述上拉电阻模块和/或所述下拉电阻模块的等效电阻值，其中，

所述第一精度控制单元连接所述上拉电阻模块的一端，所述第二精度控制单元连接所述下拉电阻模块的一端。

可选的，所述上拉电阻模块和所述下拉电阻模块中的各电阻单元均包括N个受控电阻。

可选的，所述受控电阻为MOS管。

第二方面，本申请实施例提供了一种DDR电阻配置电路的连接控制方法，用于控制第一方面所提供的DDR电阻配置电路的连接，包括：