[发明专利]用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造

说明书

本发明的主题是“用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造”。使用光刻技术在衬底上制造嵌入式多管芯互连桥（EMIB），以及将EMIB与衬底分开并且将EMIB放置在集成电路封装衬底的倒数第二层上、顶部阻焊层下方。EMIB的低Z‑高度考虑了要在封装衬底中采用的、EMIB下方的、有用的迹线和通孔不动产。

本申请是2020年3月12日提交的、申请号为202010170170.X、发明名称为“用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造”的专利申请的分案申请。

技术领域

本公开涉及被安置在集成电路器件封装的管芯侧附近的嵌入式多芯片互连桥。

背景技术

集成电路小型化在互连期间经历封装不动产预算问题。

附图说明

在附图的图中，通过示例的方式而不是通过限制的方式来说明公开的实施例，其中相同的附图标记可以指相似的元件，其中：

图1A是根据实施例的、在组装期间的集成电路封装衬底的横截面；

图1B是根据实施例的、在进一步组装之后的、图1A中描绘的集成电路封装衬底的横截面正视图；

图1C是根据实施例的、在玻璃衬底上的、在组装期间的、剥离的嵌入式多管芯互连桥的横截面正视图；

图1D是根据实施例的、在进一步处理之后的、图1B中描绘的集成电路封装衬底和图1C中描绘的安装在玻璃上的剥离的嵌入式多管芯互连桥的横截面正视图；

图1E是根据实施例的、在进一步处理之后的且在图1D中描绘的集成电路封装衬底的横截面正视图；

图1F是根据实施例的、在进一步处理之后的、图1E中描绘的集成电路封装衬底的横截面正视图；

图1G是根据实施例的、在进一步处理之后的、图1F中描绘的集成电路封装衬底的横截面正视图；

插图107i说明了根据若干实施例，桥式通孔通道的形成包括穿透装配膜以及穿透桥式聚酰亚胺膜以便到达例如桥式接合焊盘；

图1H是根据若干实施例的、由图1G和插图107i中描绘的集成电路封装和经处理的装配膜组装的集成电路器件封装的横截面正视图；

插图108i描绘了根据实施例的、如在三级迹线和接合焊盘配置中布置的剥离的嵌入式多管芯互连桥；

图2是根据若干实施例的过程流程图；

图3被包括以示出用于公开的实施例的更高级器件应用的示例；以及

图4是根据若干实施例的、图1H中描绘的计算系统的俯视图和部分剖视图。

具体实施方式

在玻璃衬底上制造桥式互连并且移除玻璃衬底之后，将硅桥式互连安置在顶部阻焊层正下方。与制造现有的硅桥式互连的配置相比，以倒置配置来进行互连层的制造。从互连层剥离玻璃衬底考虑了互连桥的有用的低Z-高度，其中只有互连材料保留，并且将“剥离的”互连桥嵌入在顶部阻焊层正下方节省了互连桥下方的、封装衬底中的有价值的互连层；至少两个铜层。从剥离的桥的互连层剥离玻璃衬底还考虑了封装衬底的电介质中的更薄的上层，这改善了信号参照。因此，剥离的嵌入式多管芯互连桥（sEMIB）允许集成电路封装衬底保持例如3-2-3封装层数，而不是更大的4-2-4封装层数。所述sEMIB还可被称为剥离的再分布层（sRDL）。

在可以是诸如硅、掺杂硅和III-V材料组合的半导体的衬底中制造集成电路。可以使用诸如纳米管配置中的半导体碳的其他半导体材料。在制造之后，可以使集成电路从集成电路的阵列中单个成为集成电路芯片或IC芯片。

图1A是根据实施例的、在组装期间的集成电路封装衬底的横截面正视图101。装配膜110被用作用于形成金属板112和接合焊盘114的基础，连同其他结构一道用于通过剥离的嵌入式多管芯互连桥（sEMIB）来连接至少两个集成电路（参见图1H）。在实施例中，通过从单含铜层图案化结构112和114来进行金属板112和接合焊盘114的图案化。