[发明专利]微系统集成电路的叠装结构和叠装方法

说明书

本申请提供一种微系统集成电路的叠装结构及叠装方法。所述叠装结构包括：至少一个功能单元，包括，第一电路板；一组第一半孔，设置于所述第一电路板的四周；至少一个连接单元，与所述至少一个功能单元上下堆叠，包括，第二电路板，与所述第一电路板具有相同的投影轮廓尺寸；一组第二半孔，设置于所述第二电路板的四周，与所述一组第一半孔上下对齐。连接单元与功能单元对应设置半孔结构，并在上下对应的半孔中形成连接部位，从而实现等尺寸堆叠。

技术领域

本申请涉及微系统技术领域，具体涉及一种用于微系统集成电路的叠装结构和叠装方法。

背景技术

目前，随着摩尔定律的迭代发展，大规模集成电路中工艺节点晶体管的特征尺寸已经能够缩小到5nm以下。随着尺寸的进一步缩减，集成电路工艺的研发成本成指数形式增加，研发周期也变得越来越长。芯片持续减小的特征尺寸使得摩尔定律的发展愈发困难,以三维异质异构集成技术为代表的微系统技术已然成为电子技术的重要方向之一。

微系统是特征尺度为微纳米量级，具备信息获取、处理、交换、执行、能源供给的多功能微型系统，其以微电子、微机电系统、光电子为基础，在系统架构下通过三维异质异构集成工艺实现批量制造，通过与轻量级算法和嵌入式软件有机结合形成功能完整的电子系统。微系统已经广泛应用于移动消费电子设备、物联网与可穿戴电子设备、计算机与互联网、航空航天、军工等技术领域。

三维异质异构集成着重于解决系统级的集成互连，并提高集成电路的功能密度，是“超越摩尔”的关键使能技术。微系统具有集成度高、功耗小、微小型化等特点，因此需要与之相适应的三维异质异构集成来实现微系统的集成。板级堆叠是实现微系统集成的重要途经之一。

发明内容

为了解决现有的集成电路叠装结构进行多层堆叠时，存在堆叠尺寸随着层数的增加而增大、无法适应微系统的微小型化要求等问题，本申请提供了一种微系统集成电路的叠装结构及叠装方法。

根据本申请的第一方面，提供的叠装结构包括：

至少一个功能单元，包括，

第一电路板；

一组第一半孔，设置于所述第一电路板的四周；

至少一个连接单元，与所述至少一个功能单元上下堆叠，包括，

第二电路板，与所述第一电路板具有相同的投影轮廓尺寸；

一组第二半孔，设置于所述第二电路板的四周，与所述一组第一半孔上下对齐。

根据本申请的一些实施例，所述一组第一半孔或所述一组第二半孔的孔径为0.3-0.5mm，孔中心距为0.8-1.2mm。

根据本申请的一些实施例，所述第二电路板为中央镂空或下沉的电路板。

根据本申请的一些实施例，所述第一电路板或所述第二电路板包括：

HDI PCB板、有机基板、陶瓷基板、金属基板、玻璃载板和/或硅基板中的一种或多种。

根据本申请的第二方面，提供一种微系统集成电路的叠装方法，所述叠装方法包括：

上下对齐所述功能单元中的第一半孔与所述连接单元中的第二半孔；

通过焊接将所述第一半孔与所述第二半孔进行连接，并在所述第一半孔与所述第二半孔的侧壁上形成连接部位。

本申请提供的叠装结构即叠装方法通过在连接单元与功能单元中对应设置高密度半孔结构，使得连接部位形成于上下对应的半孔侧壁中，从而实现等尺寸堆叠，以满足微系统的微型化要求。

附图说明