[发明专利]一种低噪声放大器的超低压静电浪涌全芯片防护电路

说明书

本发明公开了一种低噪声放大器的超低压静电浪涌全芯片防护电路以及方法，包括：强电流泄放SCR路径包括PNP晶体管和NPN晶体管、第一正偏二极管、第二正偏二极管、第三正偏二极管、第四正偏二极管、第二隧穿管以及各个器件之间的连接关系。本发明通过四个二极管辅助触发SCR，以实现静电浪涌防护电路快速开启、导通后强电压钳位的功能，本发明在面对静电浪涌应力时，根据不同位置和不同方向都可以进行泄放；其次，本发明针对I/O到VSS端口的超低压工作特性，设计了嵌套二极管开启路径，以促进静电浪涌防护电路快速响应，并且提高电路单元的复用性，能减少版图面积，提高静电浪涌防护效能，实现过压过流防护，电路触发电压灵活可控。

技术领域

本发明涉及集成电路的静电放电及浪涌防护领域，特别是涉及一种低噪声放大器的超低压静电浪涌全芯片防护电路以及方法。

背景技术

低噪声放大器作为射频集成电路的重要组成部分，能扩展电路接收信号的动态范围，具有降低功耗和提高线性度功能。随着半导体工艺制不断缩小，低噪声放大器的工作电压不断降低，在集成度和电学性能提升的同时，也存在可靠性和精度低以及功耗大等问题。尤其在可靠性方面，低噪声放大器易受静电放电(ESD)，以及浪涌或称为电过应力(EOS)产生的过压或过流影响导致失效。又由于低噪声放大器通常工作电压较低，接收信号频率较高，传统的ESD/EOS防护单元会产生较大寄生电容，从而大幅削弱低噪声放大器性能。因此，低噪声放大器对ESD/EOS防护性能及相关寄生问题甚为敏感。

传统的ESD/EOS防护单元占用芯片面积较大、寄生电容大、RC响应时间较慢、单位面积上电路的ESD鲁棒性较差。可控硅(SCR)结构以其单位面积ESD鲁棒性较强、泄流能力强、且工艺兼容性好等优势，受到业界的广泛关注。然而，SCR结构的触发电压过高、易产生闩锁和其他潜在寄生效应，易产生电学性能不稳定等问题，难以广泛应用于集成电路的ESD/EOS防护。

综上所述可以看出，如何利用SCR设计一种适用于低噪声放大器的防护结构是目前有待解决的问题。

发明内容

本发明的目的是提供一种低噪声放大器的超低压静电浪涌全芯片防护电路以及方法，解决了现有技术中SCR结构的触发电压过高、易产生闩锁和其他潜在寄生效应无法应用到低噪声放大器中的弊端。

为解决上述技术问题，本发明提供一种低噪声放大器的超低压静电浪涌全芯片防护电路，包括：

强电流泄放SCR路径，所述强电流泄放SCR路径包括：

PNP晶体管，所述PNP晶体管的发射极与低噪声放大器的电源端VDD相连；

NPN晶体管，所述NPN晶体管的集电极与所述PNP晶体管的基极相连，所述NPN晶体管的基极与所述PNP晶体管的集电极相连，所述NPN晶体管的发射极与所述低噪声放大器的接地端VSS相连；

第一正偏二极管，所述第一正偏二极管的阳极与所述低噪声放大器的信号端I/O相连，所述第一正偏二极管的阴极与所述PNP晶体管的集电极和所述NPN晶体管的基极相连；

第二正偏二极管，所述第二正偏二极管的阴极与所述低噪声放大器的电源端VDD相连；

第三正偏二极管，所述第三正偏二极管的阳极分别连接所述PNP晶体管的基极和所述NPN晶体管的集电极，所述第三正偏二极管的阴极与所述低噪声放大器的信号端I/O相连；

第四正偏二极管，所述第四正偏二极管的阳极与所述低噪声放大器的接地端VSS相连，

第一隧穿管，所述第一隧穿管的阳极与所述第二正偏二极管的阳极相连，所述第一隧穿管的阴极与所述PNP晶体管的集电极和所述NPN晶体管的基极相连；

第二隧穿管，所述第二隧穿管的阳极连接所述PNP晶体管的基极和所述NPN晶体管的集电极，所述第二隧穿管的阴极与所述第四正偏二极管的阴极相连。