[发明专利]一种基于多bank的cache预取技术的访存结构

权利要求书

1.一种基于多bank的cache预取技术的访存结构，其特征在于，包括：

处理器系统总线：多个master与salve分布在系统BUS两侧，主从设备之间通过总线相连；

cache：处理器与系统总线之间通过cache相连，所述cache采用组相联映射和LRU替换规则，对应地址映射采用Tag、index、offset、no use段，每段的位宽由系统位宽和cache的容量决定；

预取逻辑：instruction cache只需要从cache中读取数据，在data cache中需要对数据进行读写操作，读写都将会被预取，预取目的是将读写的cache line保存在cache中；

访存：访存结构分为指令读取与数据读写两种结构，指令读取为单通道，指令通道直连instruction cache并挂载到系统总线上，数据读写为多通道，通过date cache并挂载到总线上。

2.根据权利要求1所述的一种基于多bank的cache预取技术的访存结构，其特征在于：所述cache可分为相互独立的data cache与instruction cache，作为master的处理器核心和salve的外设均可对cache进行读写。

3.根据权利要求1所述的一种基于多bank的cache预取技术的访存结构，其特征在于：所述预取逻辑中在常规的模式下指令和数据多为顺序访问，使用next line的预取规则成功率越高，处理器内核对指令和数据的访问为master与cache的访问，cache仅有一路地址通道，在读写两端各加一个buffer,该buffer的大小与cache line大小一致，并且该buffer记录相关的Tag信息，在读写操作时优先访问buffer中的数据，当buffer不匹配数据时再去cache中访问，同时更新至buffer中，当相邻的写操作不为同一个cache line时，将buffer中的数据写入cache中，当读操作出现buffer内数据未更新至cache导致与cache数据不一致时，优先从写buffer中读取数据。

4.根据权利要求1所述的一种基于多bank的cache预取技术的访存结构，其特征在于：所述Data cache中采用的多bank的方案，将data cache按照地址分为多个bank,每个bank可以同时进行hit以及miss，master可在读写操作过程中切换已经hit的bank，将预取功能放在空闲的未hit的bank中进行，同时保持master与cache和cache与salve的数据传输，达到连续访存不中断的效果；通道数与bank数相同，可同时进行操作，最大程度上利用cache性能。

5.根据权利要求1所述的一种基于多bank的cache预取技术的访存结构，其特征在于：所述访存架构运用在DSP芯片设计中，负责DSP系统的指令加载与数据读写，DSP采用VLIW技术，每周期读取多条指令，每周期处理器向cache获取128bit的指令数据，当出现miss时向salve获取一个cache line数据为512bit，4倍于指令读取宽度，当下一周期读取仍为相同cache line时，cache将对salve进行预取同时返回指令数据给处理器内核。

6.根据权利要求5所述的一种基于多bank的cache预取技术的访存结构，其特征在于：所述DSP采用多个通道来并行执行VLIW,产生多路的访存信号对总线进行访问，多通道通过优先级和地址仲裁分配给对应的bank，可单独对bank进行hit过miss,数据的宽度为128bit,cache line的长度4倍于数据位宽，但由于存在写cache的行为，在连续地址写入为一个cache line的4次操作中，写操作占用的cache的地址通道，导致无法完成cache对salve的预取操作，通过多bank的访存结构，当产生连续cache line访问时，连续不同的4次cache line访问分别分配至4个不同的bank上，未被访问的bank进行与salve的预取操作。