[发明专利]一种基于多bank的cache预取技术的访存结构

说明书

本发明公开的属于集成电路设计与计算机结构技术领域，具体为一种基于多bank的cache预取技术的访存结构，包括处理器系统总线：多个master与salve分布在系统BUS两侧，主从设备之间通过总线相连；cache：处理器与系统总线之间通过cache相连，所述cache采用组相联映射和LRU替换规则，对应地址映射采用Tag、index、offset、no use段，每段的位宽由系统位宽和cache的容量决定；预取逻辑：instruction cache只需要从cache中读取数据，在data cache中需要对数据进行读写操作，读写都将会被预取，预取目的是将读写的cache line保存在cache中；访存：访存结构分为指令读取与数据读写两种结构，指令读取为单通道，该发明，可广泛应用在处理器芯片中，加快外存数据的获取，降低系统总线的使用率，来提高处理器处理性能。

技术领域

本发明涉及集成电路设计与计算机结构技术领域，具体为一种基于多bank的cache预取技术的访存结构。

背景技术

在处理器中，通常存在一种规模很小，速度很快的存储器，位于处理器核心和系统的数据总线或内存之间，该存储器命名为Cache。通常Cache由SRAM组成，其速度要等于或快于系统总线的速度，远快于内存的访问速度。Cache存储处理器内核近期或即将使用的部分数据，若Cache中存储处理器内核所需要的数据则可以直接被处理器访问，避免重复占用总线和消耗时钟周期从内存中搬移数据，降低了总线的占用，减少了处理器核心的等待时间，因而提高了系统的效率。

提升Cache的工作效率即是提高处理器的工作效率，Cache的性能主要由命中时间、缺失率、缺失代价决定。提高Cache的效率通常有：1.通过设计Cache自身结构降低命中时间和缺失率；2.通过构成多级Cache结构减少缺失代价；3.通过预取的方式利用空闲时间将数据存入Cache降低缺失率，因此需要研发一种基于多bank的cache预取技术的访存结构。

发明内容

本部分的目的在于概述本发明的实施方式的一些方面以及简要介绍一些较佳实施方式。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。

为解决上述技术问题，根据本发明的一个方面，本发明提供了如下技术方案：

一种基于多bank的cache预取技术的访存结构，其包括：

处理器系统总线：多个master与salve分布在系统BUS两侧，主从设备之间通过总线相连；

cache：处理器与系统总线之间通过cache相连，所述cache采用组相联映射和LRU替换规则，对应地址映射采用Tag、index、offset、no use段，每段的位宽由系统位宽和cache的容量决定；

预取逻辑：instruction cache只需要从cache中读取数据，在data cache中需要对数据进行读写操作，读写都将会被预取，预取目的是将读写的cache line保存在cache中；

访存：访存结构分为指令读取与数据读写两种结构，指令读取为单通道，指令通道直连instruction cache并挂载到系统总线上，数据读写为多通道，通过date cache并挂载到总线上。

作为本发明所述的一种基于多bank的cache预取技术的访存结构的一种优选方案，其中：所述cache可分为相互独立的data cache与instruction cache，作为master的处理器核心和salve的外设均可对cache进行读写。