[发明专利]一种相位可调的ADPLL电路在审
申请号: | 202210514285.5 | 申请日: | 2022-05-12 |
公开(公告)号: | CN114826255A | 公开(公告)日: | 2022-07-29 |
发明(设计)人: | 杨俊浩;沈剑;张礼怿;张沁枫;薛颜;苏小波;蒋颖丹 | 申请(专利权)人: | 中国电子科技集团公司第五十八研究所 |
主分类号: | H03L7/085 | 分类号: | H03L7/085;H03L7/093;H03L7/18 |
代理公司: | 无锡派尔特知识产权代理事务所(普通合伙) 32340 | 代理人: | 杨强;杨立秋 |
地址: | 214000 *** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一种 相位 可调 adpll 电路 | ||
1.一种相位可调的ADPLL电路,其特征在于,包括鉴相器、失锁检测模块、相位可调模块、数字滤波器、DCO、AFC模块和分频器;其中,
所述鉴相器、所述失锁检测模块、所述相位可调模块、所述数字滤波器和所述DCO依次相连,所述失锁检测模块、所述AFC和所述DCO组成环路,所述DCO、所述分频器和所述鉴相器组成环路;
所述鉴相器用于提取参考时钟与反馈时钟之间的相位误差;
所述失锁检测模块判断环路是否实现锁定;
所述相位可调模块用于调整所述鉴相器输出的相位误差;所述数字滤波器用于滤除相位误差中的高频分量;
所述DCO产生与频率控制字相对应的时钟信号;
所述AFC模块用于自动频率校准;
所述分频器将所述DCO产生的时钟信号进行分频,产生反馈时钟至所述鉴相器。
2.如权利要求1所述的相位可调的ADPLL电路,其特征在于,所述失锁检测模块包括D触发器、判断电路、模128计数器、二选一数据选择器MUX1;
由8位整数、32位小数构成的相位差信号PD[39:0]首先经过D触发器对其进行采样,得到采样信号PD_Q[39:0];然后取其整数位PD_Q[39:32]输入到判断电路,若PD_Q[39:32]大于2,所述判断电路输出值为1的控制信号Flag_AFC到所述AFC模块,表明相位差信号需转到AFC模块进行处理;若PD_Q[39:32]不大于2,所述判断电路输出值为0的控制信号Flag_AFC到AFC模块,表明相位差信号无需转到AFC模块进行处理;若PD_Q[39:32]不等于0,所述判断电路输出值为0的计数器清零信号Flag_Clr至模128计数器,对所述模128计数器进行清零;若PD_Q[39:32]等于0,所述判断电路输出值为1的计数器清零信号Flag_Clr至模128计数器,所述模128计数器正常计数;若模128计数器计满128个周期,则输出值为1的锁定信号Lock,表明环路已经锁定,同时Lock信号控制二选一数据选择器MUX1选择数字地信号GND作为所述模128计数器的时钟输入。
3.如权利要求2所述的相位可调的ADPLL电路,其特征在于,所述判断电路由数值比较器1和数值比较器2构成;采样信号的整数位PD_Q[39:32]分别连接数值比较器1和数值比较器2的一端,所述数值比较器1的另一端连接固定数值8'h2,数值比较器1的输出端输出控制信号Flag_AFC,连接到所述AFC模块;数值比较器2的另一端连接固定数值8'h0,数值比较器2的输出端输出计数器清零信号Flag_Clr,连接到所述模128计数器的清零端Clr。
4.如权利要求3所述的相位可调的ADPLL电路,其特征在于,所述D触发器的数据端D连接相位差信号PD[39:0],时钟端Clk连接全局时钟CKR,复位端Reset连接复位信号Reset,输出端Q输出至所述判断电路;所述模128计数器的清零端Clr连接数值比较器2的输出端,所述模128计数器的时钟端Clk连接二选一数据选择器MUX1的输出端,进位端C输出锁定信号Lock,分别连接到二选一数据选择器MUX1的控制端和二选一数据选择器MUX2的控制端;所述二选一数据选择器MUX1的数据端D0连接全局时钟CKR,数据端D1连接数字地信号GND,输出端连接所述模128计数器的时钟端Clk,控制端连接所述模128计数器的进位端C。
5.如权利要求4所述的相位可调的ADPLL电路,其特征在于,所述相位可调模块包括二选一数据选择器MUX2、加法器和四选一数据选择器MUX3;经过所述D触发器采样得到的采样信号PD_Q[39:0]同时会输入到所述相位可调模块进行处理,由四选一数据选择器MUX3的控制信号S1S0从输入的四路数据中选出一路数据与采样信号PD_Q[39:0]进行相加,得到的和信号输入到二选一数据选择器MUX2的D1端;二选一数据选择器MUX2的D0端为采样信号PD_Q[39:0],二选一数据选择器MUX2的控制信号为锁定信号Lock,当Lock值为1时选择D1端的数据输出,即为调整后的相位差信号PD_adj[39:0]。
6.如权利要求5所述的相位可调的ADPLL电路,其特征在于,所述四选一数据选择器MUX3的数据端D00连接固定数值40'h1,数据端D01连接固定数值40'h2,数据端D10连接固定数值40'h4,数据端D11连接固定数值40'h8,输出端连接到加法器的一端,控制端S1、S0分别连接控制信号S1、S0;
所述加法器的一个输入端连接D触发器的输出端Q,另一个输入端连接四选一数据选择器MUX3的输出端,所述加法器的输出端连接二选一数据选择器MUX2的数据端D1;
所述二选一数据选择器MUX2的数据端D0连接D触发器的输出端Q,数据端D1连接加法器的输出端,输出端输出调整后的相位差信号PD_adj[39:0],控制端连接模128计数器的进位端C。
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