[发明专利]一种相位可调的ADPLL电路

说明书

本发明公开一种相位可调的ADPLL电路，属于数字电路领域，包括鉴相器、失锁检测模块、相位可调模块、数字滤波器、DCO、AFC模块和分频器；其中，所述鉴相器、所述失锁检测模块、所述相位可调模块、所述数字滤波器和所述DCO依次相连，所述失锁检测模块、所述AFC和所述DCO组成环路，所述DCO、所述分频器和是鉴相器组成环路。本发明通过在鉴相器后添加失锁检测模块和相位可调模块，所述失锁检测模块用于产生锁定信号Lock，所述相位可调模块用于产生调整后的相位差信号PD_adj，实现了在ADPLL内部环路中进行相位可调以及对环路是否锁定的监测，而且本发明的电路结构简单，容易实现，可复用性高。

技术领域

本发明涉及数字电路技术领域，特别涉及一种相位可调的ADPLL电路。

背景技术

锁相环(Phase-Locked Loop，PLL)是一个具有反馈机制的电路。在PLL中，振荡器的输出与参考信号比较，根据比较的差值，对振荡器进行校准。理想情况下，当锁相环锁定时，振荡器输出频率与预期振荡频率相同，并且与参考信号的相位误差维持在设定的范围之内。随着数字电路技术的发展，锁相环正朝着数字化、通用化和集成化的方向发展，ADPLL(All-Digital Phase-Locked Loop，全数字锁相环)已发展为一个新的研究对象。全数字锁相环使用数字电路实现模拟电路的功能，与模拟锁相环相比，全数字锁相环可移植性强且可编程，而且其相位和频率调节更容易实现，可以简化高性能的接收机。

ADPLL是否实现时钟频率的锁定需要通过时钟判断模块进行判定，通过对输出时钟状态的判断可以确定芯片是否可以开始稳定工作，以及实际运行的性能。失锁检测电路作为时钟判断模块，其输出通常作为其他模块和子系统的使能控制信号。例如，当判断输出时钟频率不符合要求时，失锁检测电路通过使能控制信号通知自动频率校准(AFC)模块进行处理；当判断输出时钟频率符合要求时，失锁检测电路通过锁定信号通知相位可调模块进行处理。

专利CN200410082395.0将锁相环中鉴相器电路输出的相差判别信号用于PLL频率锁定判断电路，监测相位的滑动情况，并将出现周期性的相位差滑动作为失锁的判决条件，用来确定锁相环频率是否锁定。此电路可以处理相位突变造成的短暂失锁，但电路结构复杂，使用的元件较多；专利CN202111084728.3提供一种数字控制振荡器，可以实现动态相位选择，但相位调节模块需要同DCO一起设计，增加了DCO的设计难度，且电路结构复杂，可复用性不高。

发明内容

本发明的目的在于提供一种相位可调的ADPLL电路，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种相位可调的ADPLL电路，包括鉴相器、失锁检测模块、相位可调模块、数字滤波器、DCO、AFC模块和分频器；其中，

所述鉴相器、所述失锁检测模块、所述相位可调模块、所述数字滤波器和所述DCO依次相连，所述失锁检测模块、所述AFC和所述DCO组成环路，所述DCO、所述分频器和所述鉴相器组成环路；

所述鉴相器用于提取参考时钟与反馈时钟之间的相位误差；

所述失锁检测模块判断环路是否实现锁定；

所述相位可调模块用于调整所述鉴相器输出的相位误差；所述数字滤波器用于滤除相位误差中的高频分量；

所述DCO产生与频率控制字相对应的时钟信号；

所述AFC模块用于自动频率校准；

所述分频器将所述DCO产生的时钟信号进行分频，产生反馈时钟至所述鉴相器。

在发明的一种实施方式中，所述失锁检测模块包括D触发器、判断电路、模128计数器、二选一数据选择器MUX1；