[发明专利]非易失性存储器及其版图结构

说明书

本发明提供一种非易失性存储器及其版图结构，所述非易失性存储器包括至少一条字线、至少一条控制栅线和至少一个电性存储位，每个所述电性存储位包括两个存储单元，位于同一所述电性存储位的两个所述存储单元电性连接至同一条字线和同一条控制栅线，如此设置，能够增加非易失性存储器的擦写次数，以及降低电性存储位发生读取电流异常的概率，从而使经过多次擦写后的电性存储位的失效率降低，进而提高非易失性存储器的可靠性。

技术领域

本发明涉及半导体技术领域，特别涉及一非易失性存储器及其版图结构。

背景技术

闪存（Flash）存储器如NOR型带电可擦写非易失性存储器（EEPROM）主要用于程式代码的存储（code storage）及数据的存储（data storage），程式代码对于擦写次数的要求较低，通常小于一千次。而数据存储对于擦写次数的要求较高，通常大于十万次。在许多应用上，例如微控制器（microcontroller）内部的NOR型存储器，其大部分区域都用于存储程式代码，只有小部分区域用于存储数据，因此，传统的NOR型存储器存在擦写次数少、可靠性低的问题。

发明内容

本发明的目的在于提供一种非易失性存储器及其版图结构，以提高非易失性存储器的擦写次数以及可靠性。

为实现上述目的，本发明提供一种非易失性存储器，所述非易失性存储器包括：至少一条字线、至少一条控制栅线和至少一个电性存储位，每个所述电性存储位包括两个存储单元，位于同一所述电性存储位的两个所述存储单元电性连接至同一条字线和同一条控制栅线；每个所述存储单元包括一选择晶体管和一控制晶体管，所述控制晶体管包括第一源极和第一漏极，所述选择晶体管包括第二源极和第二漏极，位于同一存储单元的所述选择晶体管的所述第二漏极与所述控制晶体管的所述第一漏极电性连接，位于同一电性存储位的两个所述控制晶体管的所述第一源极电性连接，且位于同一所述电性存储位的两个所述选择晶体管的所述第二源极通过一位线电性连接。

可选的，在所述的非易失性存储器中，所述控制晶体管还包括位于所述第一源极和所述第一漏极之间的控制栅，位于同一所述电性存储位的两个所述存储单元的控制晶体管的控制栅电性连接至同一条所述控制栅线；所述选择晶体管还包括位于所述第二源极和所述第二漏极之间的浮栅，位于同一所述电性存储位的两个所述存储单元的选择晶体管的选择栅电性连接至同一条所述字线。

可选的，在所述的非易失性存储器中，所述非易失性存储器还包括至少一条源线，所述源线电性连接至所述选择晶体管的所述第二漏极与所述控制晶体管的所述第一漏极的电性连接端。

基于同一发明构思，本发明还提供一种非易失性存储器版图结构，所述非易失性存储器版图结构包括：至少一个字线图形、至少一个控制栅图形和至少一个有源区图形，所述有源区图形用于定义电性存储位，每个所述有源区图形包括两个连接为一体的有源区子图形，所述有源区子图形用于定义存储单元，所述有源区图形的两个所述有源区子图形与同一所述字线图形相对应，以及所述有源区图形的两个所述有源区子图形与同一所述控制栅图形相对应；每个所述有源区子图形包括第一有源区子图形和第二有源区子图形，所述第一有源区子图形和第二有源区子图形相连接，所述第一有源区子图形用于定义选择晶体管，所述第二有源区子图形用于定义控制晶体管，且所述第一有源区子图形的宽度大于所述第二有源区子图形的宽度，其中，所述有源区图形沿着第一方向延伸，所述有源区图形的两个所述有源区子图形的第二有源区子图形相连接。

可选的，在所述的非易失性存储器版图结构中，所述字线图形包括沿着第二方向延伸的两个字线子图形和沿着所述第一方向延伸的一个字线连接图形，所述两个字线子图形分别连接在所述字线连接图形的两个端部，其中，所述两个字线子图形分别横跨所述有源区图形的两个所述第一有源区子图形。

可选的，在所述的非易失性存储器版图结构中，所述控制栅图形包括沿着第二方向延伸的两个控制栅子图形和沿着所述第一方向延伸的一个控制栅连接图形，所述两个控制栅子图形分别连接在所述控制栅连接图形的两个端部，其中，所述两个控制栅子图形分别横跨所述有源区图形的两个所述第二有源区子图形。