[发明专利]半导体器件及其制备方法和三维存储器系统

说明书

本申请提供了一种半导体器件及其制备方法和三维存储器系统，半导体器件包括：堆叠结构，包括沟道结构部和字线部，所述沟道结构部包括交替层叠的电介质层和栅极层；以及多个自对准接触结构，在所述字线部中分别延伸至不同的预定深度，并且分别与所述沟道结构部中相对应的栅极层电接触；其中，在所述电接触区域与所述沟道结构部的电介质层之间设置有高介电常数材料。本申请的半导体器件提高了电气安全性和器件结构的稳定性。

技术领域

本申请涉及三维存储器领域，具体涉及一种半导体器件及其制备方法和三维存储器系统。

背景技术

为了提高二维存储器的存储密度，现有技术已经量产了三维(3D)NAND等三维存储器。三维存储器包括在衬底上的堆叠结构，堆叠结构包括具有存储串沟道结构的核心区和用于将存储串沟道结构的栅极引出的台阶区，其中核心区包括交替层叠的电介质层和栅极层。

随着三维存储器的堆叠层数的增加，接触孔的刻蚀深度也相应地增加，这对接触孔的刻蚀工艺和衬底中的停止层工艺提出了更高的要求。为了简化工艺难度和步骤，目前提出了自对准接触(SCT)结构，其中每个自对准接触结构的底部与相对应的栅极层电接触。

然而，在三维存储器中制备SCT结构，仍然存在工艺步骤较多，并且存在损坏器件结构和降低器件结构稳定性的问题。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的半导体器件，包括：

堆叠结构，包括沟道结构部和字线部，所述沟道结构部包括交替层叠的电介质层和栅极层；以及

多个自对准接触结构，在所述字线部中分别延伸至不同的预定深度，并且分别与所述沟道结构部中相对应的栅极层电接触；

其中，在所述电接触区域与所述沟道结构部的电介质层之间设置有高介电常数材料。

在本申请的一个实施例中，每个所述自对准接触结构包括：

字线引出件，在所述堆叠结构的堆叠方向上延伸，其一端位于所述字线部的上表面；以及

字线连接件，在垂直于所述堆叠方向的方向上延伸，包括与所述字线引出件的另一端电接触的中间部和与相对应的所述栅极层电接触的边缘部；

其中，所述字线连接件的边缘部在所述电接触区域与相对应的所述栅极层的接触部之间无交界面或金属过渡区。

在本申请的一个实施例中，所述字线连接件和所述字线引出件的外侧壁上设置有高介电常数材料。

在本申请的一个实施例中，所述栅极层与相对应的所述字线连接件具有相同的厚度；以及所述字线连接件与所述沟道结构部的电介质层之间设置的高介电常数材料的厚度等于所述栅极层与所述沟道结构部的电介质层之间设置的高介电常数材料的厚度。

在本申请的一个实施例中，所述字线部包括交替层叠的电介质层和栅极牺牲层，所述字线部的每个电介质层与所述沟道结构部的相对应的电介质层相接触且位于同一层中，每个所述栅极牺牲层与相对应的所述字线连接件相接触且位于同一层中。

在本申请的一个实施例中，所述半导体器件包括：栅线缝隙结构，贯穿所述堆叠结构，包括由外向内依次设置的第一绝缘隔离层和第一填充部。

在本申请的一个实施例中，所述自对准接触结构还包括：第二绝缘隔离层，设置在所述字线引出件的内侧壁上；以及第二填充部，填充在所述第二绝缘隔离层的内侧壁的内侧；其中，所述第一绝缘隔离层和第二绝缘隔离层的材料相同，所述第一填充部和第二填充部的材料相同。

本申请的三维存储器的栅极层的接触部与相邻的电介质层之间具有完整的高K材料，提高了电气安全性和器件结构的稳定性。

本申请还提供了一种半导体器件的制备方法，包括下列步骤：