[发明专利]计数器电路

权利要求书

1.一种计数器电路，其特征在于，包括：加法模块、减法模块和多个控制模块；

所述加法模块，包括对应二进制位的多级计数模块；每级计数模块，用于根据加数信号和本级当前输出的本位值，获得进位信号和本次本位值；向下一级计数模块输出所述进位信号，以及响应于第一时钟锁存所述本次本位值，响应于第二时钟向所述计数模块的输出端输出所述本次本位值；其中，首级计数模块的加数信号为高电平信号，非首级计数模块的加数信号为上一级计数模块输出的进位信号；

所述减法模块，与所述多级计数模块连接，用于根据当前的加计数结果和减数信号，计算获得当前的减计数结果；以及，响应于第一刷新指令，输出所述减计数结果；其中，所述加计数结果为所述多级计数模块输出的本次本位值组成的多位信号，所述减计数结果包括多位信号；

所述多个控制模块与所述多级计数模块一一对应，每个所述控制模块与对应的计数模块和所述减法模块连接，用于响应于第二刷新指令，向对应的计数模块输出所述减计数结果的对应位，作为该计数模块当前输出的本位值；其中，每级计数模块输出的本位值组成所述计数器电路的输出，该输出为计数结果的二进制表示；所述第一时钟和所述第二时钟基于系统时钟划分得到，所述第一刷新指令和所述第二刷新指令基于刷新指令划分得到。

2.根据权利要求1所述的电路，其特征在于，所述计数模块包括：计算模块、第一锁存模块和第二锁存模块；其中，

所述计算模块，与所述第二锁存模块和下一级计数模块的计算模块连接，用于根据所述加数信号和所述第二锁存模块当前输出的本位值，获得所述进位信号和所述本次本位值，并向所述下一级计数模块的计算模块输出所述进位信号；

第一锁存模块，与所述计算模块和所述第二锁存模块连接，用于响应所述第一时钟的到来，将所述本次本位值传至所述第二锁存模块，以及响应所述第一时钟的结束，锁存所述本次本位值；

第二锁存模块，用于响应所述第二时钟的到来，向所述计数模块的输出端输出所述本次本位值，以及响应所述第二时钟的结束，锁存所述本次本位值。

3.根据权利要求2所述的电路，其特征在于，所述计算模块包括：加法器；

所述加法器的第一输入端与所述加数信号连接，所述加法器的第二输入端与所述第二锁存模块的输出端连接；

所述加法器的进位端与下一级计数模块连接；所述加法器的和数端，与所述第一锁存模块连接，用于输出所述本次本位值。

4.根据权利要求2所述的电路，其特征在于，所述第一锁存模块包括：第一传输单元和第一锁存单元；

所述第一传输单元与所述计算模块和所述第一锁存单元连接，所述第一传输单元的控制端连接所述第一时钟，用于响应所述第一时钟的到来导通传输；以及，响应所述第一时钟的结束断开传输；

所述第一锁存单元与所述第二锁存模块连接，所述第一锁存单元的控制端连接所述第一时钟的反相信号，用于响应所述第一时钟的到来，输出所述本次本位值至所述第二锁存模块；以及，响应所述第一时钟的结束，锁存所述本次本位值。

5.根据权利要求4所述的电路，其特征在于，所述第一传输单元包括：第一晶体管和第二晶体管；

所述第一晶体管的第一端和所述第二晶体管的第一端连接，所述第一晶体管的第二端和所述第二晶体管的第二端连接；

所述第一晶体管的控制端连接所述第一时钟，所述第二晶体管的控制端连接所述第一时钟的反相信号。

6.根据权利要求5所述的电路，其特征在于，所述第一晶体管包括第一PMOS管，所述第二晶体管包括第一NMOS管；其中，

所述第一晶体管的第一端为所述第一PMOS管的源极，所述第一晶体管的第二端为所述第一PMOS管的漏极，所述第一晶体管的控制端为所述第一PMOS管的栅极；

所述第二晶体管的第一端为所述第一NMOS管的漏极，所述第二晶体管的第二端为所述第一NMOS管的源极，所述第二晶体管的控制端为所述第一NMOS管的栅极。