[发明专利]向操作系统发送中央处理单元性能信息的方法和装置

权利要求书

1.一种装置，包括：

接口电路；以及

处理器电路，所述处理器电路包括以下各项中的一项或多项：

中央处理单元(CPU)、图形处理单元、或者数字信号处理器中的至少一者，所述中央处理单元、所述图形处理单元、或者所述数字信号处理器中的所述至少一者具有控制电路、算术和逻辑电路、以及一个或多个寄存器，所述控制电路用于控制数据在所述处理器电路内的移动，所述算术和逻辑电路用于执行与指令相对应的一个或多个第一操作，并且所述一个或多个寄存器用于存储所述一个或多个第一操作的结果，所述指令在所述装置中；

现场可编程门阵列(FPGA)，所述FPGA包括逻辑门电路、多个可配置互连、以及存储电路，所述逻辑门电路和互连用于执行一个或多个第二操作，所述存储电路用于存储所述一个或多个第二操作的结果；或者

专用集成电路(ASIC)，所述ASIC包括逻辑门电路，用于执行一个或多个第三操作；

所述处理器电路用于执行所述第一操作、所述第二操作、或者所述第三操作中的至少一者，来实例化：

CPU检测器电路，用于在中央处理单元(CPU)网络中确定第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；

编码器电路，用于针对所述第一CPU端口生成第一CPU标识符并且针对所述第二CPU端口生成第二CPU标识符；

拓扑结构识别器电路，用于基于所述连接状态和所述CPU标识符来识别所述CPU网络的拓扑结构；

事务性能水平(TPL)计算器电路，用于基于所述连接状态、所述第一CPU标识符、所述第二CPU标识符、以及所述拓扑结构中的至少一者来计算TPL；以及

TPL发送器电路，用于将所述TPL发送到操作系统(OS)。

2.如权利要求1所述的装置，其中，所述CPU标识符是以下各项中的至少一者：CPU端口的数目、带宽、以及速度。

3.如权利要求1所述的装置，还包括：在识别所述CPU网络的拓扑结构之后，进行训练的系统存储器。

4.如权利要求1所述的装置，其中，所述TPL是基于以下各项中的至少一者的性能数据：所述第一处理器和所述第二处理器之间的CPU端口的数目、所述数目的CPU端口的链路速度、以及所述数目的CPU端口的链路宽度。

5.如权利要求1所述的装置，其中，所述TPL发送器电路用于：经由统一可扩展固件接口(UEFI)运行时服务解决方案将所述TPL发送到所述OS，其中，所述UEFI运行时服务解决方案针对所述拓扑结构收集TPL。

6.如权利要求5所述的装置，其中，所述UEFI运行时服务解决方案从所述OS接收对TPL的请求。

7.如权利要求1-6中任一项所述的装置，其中，所述拓扑结构是异构多插口拓扑结构或对称多插口拓扑结构中的至少一者。

8.如权利要求1所述的装置，其中，所述连接状态表示所述第一CPU端口和所述第二CPU端口之间的差错。

9.如权利要求8所述的装置，其中，所述差错表示断开的CPU链路。

10.如权利要求8-9中任一项所述的装置，其中，所述差错将所述拓扑结构从平衡的多插口拓扑结构改变为不平衡的多插口拓扑结构。

11.一种方法，包括：

在中央处理单元(CPU)网络中识别第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；

识别所述第一CPU端口和所述第二CPU端口的CPU特征；

基于所述连接状态和所述CPU特征来识别所述CPU网络的拓扑结构；

基于所述连接状态、所述CPU特征、以及所述拓扑结构中的至少一者来计算事务性能水平(TPL)；以及

将所述TPL发送到操作系统(OS)。