[发明专利]向操作系统发送中央处理单元性能信息的方法和装置

说明书

公开了向操作系统发送中央处理单元性能信息的方法和装置。一种装置包括接口电路，以及处理器电路，用于执行第一操作、第二操作或第三操作中的至少一者，以实例化：CPU检测器电路，用于确定第一CPU和第二CPU之间的连接状态；编码器电路，用于针对第一CPU端口生成第一CPU标识符以及针对第二CPU端口生成第二CPU标识符；拓扑结构识别器电路，用于基于连接状态和CPU标识符来识别拓扑结构；事务性能水平(TPL)计算器电路，用于基于连接状态、CPU标识符、以及拓扑结构中的至少一者来计算TPL；以及TPL发送器电路，用于将TPL发送到OS。

技术领域

本公开概括而言涉及中央处理单元(central processing unit，CPU)，更具体而言，涉及向操作系统(operating system，OS)发送CPU性能信息的方法和装置。

背景技术

近年来，服务器/云系统中的CPU通信影响了系统性能。网络中的CPU相互连接并且经由CPU端口交换数据事务消息。CPU端口之间的数据事务消息允许了一个CPU访问由另一个CPU拥有的或者与另一个CPU相关联的计算设备。更多的CPU端口创造了更复杂的服务器/云系统。

发明内容

本公开的一方面提供了一种装置，包括：接口电路；以及处理器电路，处理器电路包括以下各项中的一项或多项：中央处理单元(CPU)、图形处理单元、或者数字信号处理器中的至少一者，中央处理单元、图形处理单元、或者数字信号处理器中的至少一者具有控制电路、算术和逻辑电路、以及一个或多个寄存器，控制电路用于控制数据在处理器电路内的移动，算术和逻辑电路用于执行与指令相对应的一个或多个第一操作，并且一个或多个寄存器用于存储一个或多个第一操作的结果，指令在装置中；现场可编程门阵列(FPGA)，FPGA包括逻辑门电路、多个可配置互连、以及存储电路，逻辑门电路和互连用于执行一个或多个第二操作，存储电路用于存储一个或多个第二操作的结果；或者专用集成电路(ASIC)，ASIC包括逻辑门电路，用于执行一个或多个第三操作；处理器电路用于执行第一操作、第二操作、或者第三操作中的至少一者，来实例化：CPU检测器电路，用于在中央处理单元(CPU)网络中确定第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；编码器电路，用于针对第一CPU端口生成第一CPU标识符并且针对第二CPU端口生成第二CPU标识符；拓扑结构识别器电路，用于基于连接状态和CPU标识符来识别CPU网络的拓扑结构；事务性能水平(TPL)计算器电路，用于基于连接状态、第一CPU标识符、第二CPU标识符、以及拓扑结构中的至少一者来计算TPL；以及TPL发送器电路，用于将TPL发送到操作系统(OS)。

本公开的一方面提供了一种方法，包括：在中央处理单元(CPU)网络中识别第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；识别第一CPU端口和第二CPU端口的CPU特征；基于连接状态和CPU特征来识别CPU网络的拓扑结构；基于连接状态、CPU特征、以及拓扑结构中的至少一者来计算事务性能水平(TPL)；以及将TPL发送到操作系统(OS)。

本公开的一方面提供了一种包括指令的计算机可读介质，指令当被执行时，使得至少一个处理器：在中央处理单元(CPU)网络中识别第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；识别第一CPU端口和第二CPU端口的CPU特征；基于连接状态和CPU特征来识别CPU网络的拓扑结构；基于连接状态、CPU特征、以及拓扑结构中的至少一者来计算事务性能水平(TPL)；以及将TPL发送到操作系统(OS)。

附图说明

图1是促进到OS的数据传输的示例CPU网络环境的框图。

图2是具有对称多插口拓扑结构的示例处理器系统。

图3是具有异构多插口拓扑结构的示例处理器系统。

图4是图3的示例处理器系统的示例云服务器系统。

图5是具有对称多插口拓扑结构的示例处理器系统，其中在示例CPU链路中存在差错。