[发明专利]测试结构

说明书

本申请提供一种测试结构。测试结构包括：多行第一存储单元，平行间隔排布；多行第二存储单元，平行间隔排布；各行第二存储单元与各行第一存储单元交替间隔排布，以形成呈多行多列排布的存储单元阵列；其中，位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压；或各行第一存储单元均用于接收第一电压，各行第二存储单元均用于接收第二电压，第二电压与第一电压不同。本申请的测试结构不需要专门的线上缺陷检测设备就可以实现线上监测，测试结构中存在导电材料残留时，能够被及时准确全面地监控到，及早预警线上的工艺问题，防止有缺陷的产品流出，并且测试结构的获取不需要加入额外的光罩，可以节省大量成本。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种测试结构。

背景技术

随着集成电路技术的发展，存储器件的失效原因分析及失效改善受到广泛关注。对于失效情况，存储单元的漏电在闪存产品上主要会造成两种失效:一是存储功能失效（编程/擦写出现问题）；二是数据可靠性失效（数据丢失）；而导电材料残留是造成闪存内部存储单元间形成漏电流的主要原因之一，因此导电材料残留也极大降低了器件的良率。

生产制造过程中常使用的线上缺陷检测设备来监控制造过程中的缺陷，但该类设备抽样率低，检测覆盖率低；且导电材料残留多为轻微的丝状缺陷，通过线上缺陷检测设备也难以发现。

发明内容

为解决上述问题，本申请提供了一种测试结构，包括：

多行第一存储单元，平行间隔排布；

多行第二存储单元，平行间隔排布；各行所述第二存储单元与各行所述第一存储单元交替间隔排布，以形成呈多行多列排布的存储单元阵列；

其中，位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压；或

各行所述第一存储单元均用于接收第一电压，各行所述第二存储单元均用于接收第二电压，所述第二电压与所述第一电压不同。

在其中一个实施例中，所述第一存储单元包括第一选择管及第一控制管，所述第一选择管包括第一选择栅极，所述第一控制管包括第一控制栅极，所述第一控制栅极与所述第一选择栅极具有间距；

所述第二存储单元包括第二选择管及第二控制管，所述第二选择管包括第二选择栅极，所述第二控制管包括第二控制栅极，所述第二控制栅极与所述第二选择栅极具有间距，且所述第二控制栅极与所述第一控制栅极一体连接。

在其中一个实施例中，所述第一选择栅极包括由下至上依次叠置的第一多晶硅层、第一层间介质层及第二多晶硅层；

所述第一控制栅极与所述第二控制栅极包括由下至上依次叠置的第三多晶硅层、第二层间介质层及第四多晶硅层；

所述第二选择栅极包括由下至上依次叠置的第五多晶硅层、第三层间介质层及第六多晶硅层。

在其中一个实施例中，所述测试结构还包括多个互连插塞，所述互连插塞贯穿所述第四多晶硅层及所述第二层间介质层，与所述第三多晶硅层相接触；位于奇数列的存储单元经由所述互连插塞连接至电源电压，位于偶数列的存储单元经由所述互连插塞接地。

在其中一个实施例中，所述测试结构还包括：

多条平行间隔排布的有源区，位于同一列的所述第一选择栅极、所述第一控制栅极、所述第二选择栅极及所述第二控制栅极均位于同一所述有源区；

第一栅氧化层，位于所述第一多晶硅层与所述有源区之间；

第二栅氧化层，位于所述第三多晶硅层与所述有源区之间；

第三栅氧化层，位于所述第五多晶硅层与所述有源区之间；