[发明专利]一种芯片功能调试系统

说明书

本发明涉及一种芯片功能调试系统，属于芯片设计技术领域。本发明通过设置至少一组调试单元，对待调试芯片中选取任意模块作为调试节点，利用该调试单元的同步打包模块对调试节点中的数据进行同步打包，利用数据访问模块将同步打包后的数据总线缓存到待调试芯片外部的存储器中。通过本发明的调试系统能够将待调试芯片中各调试节点的数据读取出来，方便后续对读取出来的数据进行分析，为判断待调试芯片中各调试模块是否正常运行提高可靠数据源，进而能够提高芯片流片的成功率。

技术领域

本发明涉及一种芯片功能调试系统，属于芯片设计技术领域。

背景技术

芯片在研发阶段，可以采用FPGA的chip scope来采集芯片内部节点、定位FPGA的相关问题。但是当芯片生产结束后，就会没有调试内部信号的功能。而芯片算法的仿真有可能是不全面的，芯片应用的环境也不相同，因此不能保证算法在流片之前能够被完全验证充分，所以需要增加一部分调试功能，这样在芯片流片回来后，依然可以通过调试接口传出来的数据，来检查芯片内部哪个模块出现了异常。其中部分异常可以通过参数和系数调整来达到性能的提升，因此若能在芯片流片之前进行调试，找到异常模块，则能够大大提高芯片流片成功的概率。

发明内容

本发明的目的是提供一种芯片功能调试系统，以解决目前在芯片生产结束后缺乏对芯片进行调试导致芯片流片成功率低的问题。

本发明为解决上述技术问题而提供一种芯片功能调试系统，该调试系统包括至少一组调试单元，每组调试单元均包括fifo_mux模块、同步打包模块、参数配置模块、数据访问模块，所述fifo_mux模块用于从待调试芯片中选取调试节点；所述的同步打包模块用于根据触发信号和数据有效信号实现对节点信号的同步，并对同步后的信号进行打包；所述的参数配置模块用于实现对调试过程中的参数进行配置；所述数据访问模块用于将同步打包模块打包后数据通过数据总线缓存到待调试芯片外部的存储器中。

本发明通过设置至少一组调试单元，对待调试芯片中选取任意模块作为调试节点，利用该调试单元的同步打包模块对调试节点中的数据进行同步打包，利用数据访问模块将同步打包后的数据总线缓存到待调试芯片外部的存储器中。通过本发明的调试系统能够将待调试芯片中各调试节点的数据读取出来，方便后续对读取出来的数据进行分析，为判断待调试芯片中各调试模块是否正常运行提高可靠数据源，进而能够提高芯片流片的成功率。

进一步地，所述的数据访问模块采用DMA方式或者利用待调试芯片的CPU控制数据总线进行数据缓存。

本发明给出了多种总线控制方式进行数据缓存，为避免数据缓存对CPU造成影响，可采用DMA方式进行数据的缓存；也可以在CPU资源占用少的情况下利用CPU控制数据总线进行数据的缓存。

进一步地，所述的DMA方式为软件DMA方式，利用待调试芯片的CPU产生一个中断信号，通过中断触发软件DMA模块控制数据总线进行数据的缓存。

通过软件DAM方式进行数据缓存，只需要CPU产生一个中断信号即可，在缓存过程中占用CPU的资源，同时也不需要额外增加硬件成本。

进一步地，所述的DMA方式为硬件DMA方式，当需要进行数据缓存时，由调试系统生成一个请求信号发送给硬件DMA模块，由硬件DMA模块控制数据总线进行数据的缓存。

进一步地，所述的数据总线为AHB总线。

进一步地，所述的同步打包模块在进行数据打包时按照数据总线的数据位宽进行打包。

本发明根据数据总线的数据位宽对数据进行打包，使每个数据包的长度等于数据总线的数据位宽，进而提高数据总线的传输效率。

进一步地，所述的参数配置模块配置的参数包括调试所需的数据量和数据访问模块采用的缓存方式。