[发明专利]高速低功耗的双边沿触发器

说明书

本发明公开了一种高速低功耗的双边沿触发器，包含有时钟模块、锁存模块以及输出模块：所述时钟模块接收基础时钟信号并对所述基础时钟信号进行整形后形成时钟控制信号，然后将整形后的时钟控制信号分别输入锁存模块和输出模块；所述锁存模块，包含数据输入端口，在所述时钟模块的时钟控制信号的控制下将所述数据输入端口的输入数据进行锁存；所述输出模块，连接所述时钟模块以及所述锁存模块，并包含数据输出端口；根据时钟模块输出的时钟控制信号将所述锁存模块中锁存的数据进行选择性地输出。在相同条件下，本发明的高速低功耗触发器的延时和功耗明显降低。

技术领域

本发明涉及半导体集成电路设计领域，特别涉及一种高速低功耗的双边沿触发器。

背景技术

触发器(Flip-Flop)分为单边沿触发器(SETFF)和双边沿触发器(DETFF)。相对于单边沿触发器，双边沿触发器在时钟的上升沿和下降沿均能采样数据。双边沿触发器的工作效率是单边沿触发器的2倍。相对于单边沿触发器，输入信号相同时，双边沿触发器只需50％的时钟频率就可实现等效的电路功能。或者在相同的时钟频率下，双边沿触发器的数据吞吐量是单边沿触发器的2倍。

在当前电路设计中，触发器应用广泛。在超大规模集成电路中，怎样减少能量消耗是低功耗设计的直接目的。在同步数字超大规模集成电路的设计中，时钟系统主要由时钟树电路和时序电路组成。其中时钟树的功耗约占电路总功耗的40％。时序单元主要包含触发器和锁存器，其功耗在电路总功耗中占有很大的比重。因此，关于低功耗高性能触发器的研究尤为重要。

发明内容

本发明所要解决的技术问题是提供一种高速低功耗的双边沿触发器，具有较低的延时和功耗，且能够在更低的电压下工作。

为解决上述问题，本发明所述的高速低功耗的双边沿触发器，包含：

时钟模块、锁存模块以及输出模块：

所述时钟模块接收基础时钟信号并对所述基础时钟信号进行整形后形成时钟控制信号，然后将整形后的时钟控制信号分别输入锁存模块和输出模块；

所述锁存模块，包含数据输入端口，在所述时钟模块的时钟控制信号的控制下将所述数据输入端口的输入数据进行锁存；

所述输出模块，连接所述时钟模块以及所述锁存模块，并包含数据输出端口；根据时钟模块输出的时钟控制信号将所述锁存模块中锁存的数据进行选择性地输出。

进一步地，所述的时钟模块，接收基础时钟信号并将所述基础时钟信号进行整形，转换为两路互补的差分时钟信号。

进一步地，所述的锁存模块，其内部包含锁存器1和锁存器2共两路结构相同的锁存器；将输入的数据信号根据时钟模块输入的时钟控制信号选择性地锁存在锁存器1或锁存器2中；锁存器1和锁存器2各自分别接收差分时钟控制信号，且各具有一个数据输出端口，与所述输出模块相连。

进一步地，所述的输出模块中，包含有八个共两组MOS管组成的输出电路，每组具有一个输入接口与锁存模块的数据输出端口相连；所述每组输出电路的输出端口并联接到一反相器的输入端，通过反相器完成数据输出。

进一步地，所述输出模块接受时钟模块输出的差分时钟信号的控制，完成从锁存器1或者锁存器2选择输出数据。

进一步地，所述的时钟模块包含两组串联的反相器，基础时钟信号经过整形并依次通过两组反相器，形成对应的相位相反的差分时钟信号。

进一步地，所述的锁存模块中，每个锁存器由八个MOS管分为两组形成存储子单元，所述每个存储子单元中，由两个PMOS管和两个NMOS管依次串联形成，处于中间位置的PMOS和NMOS的栅极分别受差分时钟信号的控制，其串接的节点形成数据输出端；处于首尾节点的PMOS和NMOS的栅极并接形成数据输入端口；两组存储子单元的输出并接到一起后通过一反相器输出；另一组存储子单元的数据输入端口与反相器的输出连接；