[发明专利]ZQ校准时间的缩减有效
| 申请号： | 202210603872.1 | 申请日： | 2019-07-09 |
| 公开（公告）号： | CN114783473B | 公开（公告）日： | 2023-09-29 |
| 发明（设计）人： | 佐藤康夫;何源 | 申请（专利权）人： | 美光科技公司 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C29/50;G06F3/06 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 王龙 |
| 地址： | 美国爱*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | zq 校准 时间 缩减 | ||
1.一种存储器设备，其包括：
ZQ电阻器；
第一半导体装置，其具有第一ZQ校准电路，所述第一ZQ校准电路包含：
第一上拉电路，以及
第一下拉电路，其中所述第一上拉电路或所述第一下拉电路中的一者经配置以连接到所述ZQ电阻器；以及
第二半导体装置，其具有第二ZQ校准电路，所述第二ZQ校准电路包含：
第二上拉电路，以及
第二下拉电路，其中所述第二上拉电路或所述第二下拉电路中的一者经配置以连接到所述第一上拉电路或所述第一下拉电路中的另一者；
其中所述第二上拉电路或所述第二下拉电路中的所述一者不存取所述ZQ电阻器。
2.根据权利要求1所述的存储器设备，其进一步包括：
第三半导体装置，其具有第三ZQ校准电路，所述第三ZQ校准电路包含：
第三上拉电路，以及
第三下拉电路，其中所述第三上拉电路或所述第三下拉电路中的一者经配置以连接到所述第一上拉电路或所述第一下拉电路中的所述另一者，所述第三上拉电路或所述第三下拉电路中的所述一者对应于所述第二上拉电路或所述第二下拉电路中的所述一者。
3.根据权利要求2所述的存储器设备，其中所述第二和第三半导体装置各自包含仲裁器电路，所述仲裁器电路经配置以阻止所述第二ZQ校准电路和所述第三ZQ校准电路与所述第一上拉电路或所述第一下拉电路中的所述另一者的并发连接。
4.根据权利要求1所述的存储器设备，其进一步包括：
第三半导体装置，其具有第三ZQ校准电路，所述第三ZQ校准电路包含：
第三上拉电路，以及
第三下拉电路，其中所述第三上拉电路或所述第三下拉电路中的一者经配置以连接到所述ZQ电阻器。
5.根据权利要求4所述的存储器设备，其中所述第一和第三半导体装置各自包含仲裁器电路，所述仲裁器电路经配置以阻止所述第一ZQ校准电路和所述第三ZQ校准电路与所述ZQ电阻器的并发连接。
6.根据权利要求4所述的存储器设备，其进一步包括：
第四半导体装置，具有第四ZQ校准电路，所述第四ZQ校准电路包含：
第四上拉电路，以及
第四下拉电路，其中所述第四上拉电路或所述第四下拉电路中的一者经配置以连接到所述第三上拉电路或所述第三下拉电路中的所述另一者。
7.根据权利要求1所述的存储器设备，其中所述第一ZQ校准电路经配置以借助所述ZQ电阻器对所述第一上拉电路或所述第一下拉电路中的一者执行第一校准，且借助来自于所述第一校准的校准结果对所述第一上拉电路或所述第一下拉电路中的另一者执行第二校准。
8.一种存储器设备，其包括：
ZQ电阻器；
第一半导体装置，其具有第一ZQ校准电路，所述第一ZQ校准电路包含：
第一上拉电路，以及
第一下拉电路，其中所述第一上拉电路或所述第一下拉电路中的一者经配置以连接到所述ZQ电阻器；
第二半导体装置，其具有第二ZQ校准电路，所述第二ZQ校准电路包含：
第二上拉电路，以及
第二下拉电路，其中所述第二上拉电路或所述第二下拉电路中的一者经配置以连接到所述第一上拉电路或所述第一下拉电路中的另一者；
第三半导体装置，其具有第三ZQ校准电路，所述第三ZQ校准电路包含：
第三上拉电路，以及
第三下拉电路，其中所述第三上拉电路或所述第三下拉电路中的一者经配置以连接到所述ZQ电阻器；以及
第四半导体装置，其具有第四ZQ校准电路，所述第四ZQ校准电路包含：
第四上拉电路，以及
第四下拉电路，其中所述第四上拉电路或所述第四下拉电路中的一者经配置以连接到所述第三上拉电路或所述第三下拉电路中的另一者；
其中所述第四上拉电路或所述第四下拉电路中的所述一者不存取所述ZQ电阻器。
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