[发明专利]ZQ校准时间的缩减

说明书

本公开涉及ZQ校准时间的缩减。本发明公开一种存储器系统，其包含具有预定阻抗的外部校准装置及具有用于选择性连接到所述外部校准装置的第一垫的第一存储器装置。第一存储器装置还包含具有可编程的阻抗的内部校准装置及连接到所述内部校准装置的第二垫。所述系统进一步包含第二存储器装置，所述第二存储器装置具有用于选择性连接到所述第一存储器装置的所述第二垫的第三垫。处理装置可操作地耦合到所述第一存储器装置及所述第二存储器装置。所述处理装置基于所述外部校准装置对所述第一存储器装置的所述内部校准装置的所述阻抗进行编程，且基于所述第一存储器装置的所述内部校准装置的所述阻抗对所述第二存储器装置中的端接组件的阻抗进行编程。

分案申请的相关信息

本申请是申请日为2019年7月9日、申请号为201980058820.7、发明名称为“ZQ校准时间的缩减”的发明专利申请的分案申请。

技术领域

本公开针对用于存储器系统中ZQ校准的系统及方法，且更特定来说针对通过使用并行测量处理缩减ZQ校准时间。

背景技术

半导体系统，例如半导体存储器及处理器，横跨数据通信线传输数据，所述数据通信线经配置以具有精心匹配的阻抗值。某些操作参数(例如，温度等等)的变化可能导致阻抗失配，所述失配可不利地影响数据传输速率及质量。为了减轻这些不利的情况，半导体系统可包含具有可编程阻抗的端接组件，所述可编程阻抗可随着操作条件改变而基于校准过程进行调整。在一些实施方案中，端接组件的阻抗基于在附接至半导体存储器封装的外部连接(本文中也被称为“外部引脚”或“引脚”)的连接垫上进行的电压测量来编程。外部引脚可连接到外部基准校准装置，例如，电阻器。然而，在典型半导体存储器封装上可用的外部引脚的数数目为有限的，且通常每存储器封装仅提供一个外部基准校准装置。在半导体系统为例如SRAM或DRAM的存储器的状况下，存储器系统可包含具有多个半导体组件(例如，半导体裸片)的存储器封装，其中每一半导体组件含有一或多个存储器装置，所述存储器装置含有存储器单元及端接组件。在此类存储器系统中，每一存储器装置在基于校准过程的结果对相应端接组件进行编程时必须经由外部引脚共享外部基准校准装置。然而，随着共享外部基准校准装置的存储器装置的数目增加，用于存储器系统的校准时间可变得非常长。

附图说明

图1为根据本公开的存储器系统的实施例的框图。

图2为根据本公开的端接组件的实施例的框图。

图3A为根据本公开的上拉单元的实施例的示意图。

图3B为根据本公开的下拉单元的实施例的示意图。

图4A为根据本公开的用于初级存储器装置的校准电路的实施例的示意图。

图4B为根据本公开的用于初级存储器装置的校准电路的另一实施例的示意图。

图5为根据本公开的次级存储器装置的校准电路的实施例的示意图。

图6及7说明根据本公开的存储器装置分组及ZQ校准序列的实施例。

图8为关于根据本公开的校准程序的实施例的流程图。

具体实施方式

本公开针对包含多个存储器装置的存储器系统。存储器系统还可包含共同耦合到多个存储器装置的连接垫(本文中也被称为“ZQ垫”)。ZQ垫可连接到具有固定预定阻抗的外部基准校准装置。多个存储器装置可包含第一存储器装置，所述第一存储器装置使用外部基准校准装置来校准相应第一存储器装置中的连接端子及内部基准校准装置。多个存储器装置还可包含第二存储器装置，所述第二存储器装置使用第一存储器装置中的相应内部基准校准装置来校准对应第二存储器装置中的连接端子。