[发明专利]半导体结构及其制作方法、存储器及存储器系统

说明书

本公开实施例提供一种半导体结构及其制作方法、存储器及存储器系统，所述半导体结构的制作方法包括：提供衬底；所述衬底上覆盖有堆叠结构；形成至少贯穿所述堆叠结构的多个沟道结构；形成覆盖所述衬底的背面第一区域的保护层；在所述衬底的背面第二区域形成连接所述沟道结构的半导体层；其中，所述第二区域为未被所述保护层覆盖的区域；所述半导体层用于连接至少部分所述沟道结构，并作为公共源极。

技术领域

本公开涉及半导体制造领域，涉及但不限于一种半导体结构及其制作方法、存储器及存储器系统。

背景技术

存储器是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。

在三维存储器的制备中，主要通过在衬底上形成堆叠结构，沿衬底平面方向上可以将堆叠结构划分为若干间隔排列的存储单元区，从而形成存储单元阵列；在存储单元区周围形成有台阶区(Stair Steps area，SS area)以使存储单元区中的每一层栅极通过相应的台阶面与垂直的接触件(Contact，CT)导电连接，从而实现每一层栅极对应存储单元区的寻址操作。通常情况下，存储单元阵列顶部的图案为大尺寸块状(Giant Block，GB)，在光刻工艺中经常作为套刻(Overlay，OVL)标记物使用。

另一方面，存储单元阵列中的各存储单元可以电连接至外部金属结构，这需要形成对GB区域的有效连接。然而由于GB区域以外区域(Non-GB area)的相关结构特征以及光刻、刻蚀和其他工艺的制程特点，使得形成GB区域的有效连接成为挑战。

发明内容

有鉴于此，本公开实施例提供了一种半导体结构及其制作方法、存储器及存储器系统。

第一方面，本公开实施例提供了一种半导体结构的制作方法，包括：

提供衬底；所述衬底上覆盖有堆叠结构；

形成至少贯穿所述堆叠结构的多个沟道结构；

形成覆盖所述衬底的背面第一区域的保护层；

在所述衬底的背面第二区域形成连接所述沟道结构的半导体层；其中，所述第二区域为未被所述保护层覆盖的区域；所述半导体层用于连接至少部分所述沟道结构，并作为公共源极。

在一些实施例中，所述堆叠结构靠近所述衬底的表面为第一表面；所述在所述衬底的背面第二区域形成连接所述沟道结构的半导体层，包括：

去除所述第二区域内的所述衬底，以暴露所述沟道结构的底部；

去除所述第二区域内的所述沟道结构的底部；

形成覆盖所述第一表面的所述半导体层；其中，所述半导体层与所述第二区域内的所述沟道结构电连接。

在一些实施例中，所述去除所述第二区域内的所述衬底，以暴露所述沟道结构的底部，包括：

从所述衬底的背面第二区域，对所述衬底进行刻蚀处理，以暴露所述沟道结构的底部。

在一些实施例中，所述方法还包括：

在去除所述沟道结构的底部后，去除覆盖所述第一区域的所述保护层。

在一些实施例中，所述半导体结构还包括：所述沟道结构中还包括第一多晶硅层；所述去除所述沟道结构的底部之后，所述沟道结构底部的第一多晶硅层暴露；所述方法还包括：

对暴露的所述第一多晶硅层进行离子注入。

在一些实施例中，所述形成覆盖所述第一表面的所述半导体层，包括：

去除所述保护层后，在所述第一区域和所述第二区域形成覆盖所述第一表面的第二多晶硅层；