[发明专利]半导体装置

说明书

本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。

本申请是2018年02月07日所提出的申请号为201810127428.0、发明名称为《半导体装置》的发明专利申请的分案申请。

技术领域

本发明概念涉及一种半导体装置及/或制作所述半导体装置的方法。

背景技术

半导体存储器元件(例如，动态随机存取存储器(dynamic random accessmemory，DRAM))具有单元区及核心区。具体来说，核心区包括其中形成有p型金属氧化物半导体(p-type metal oxide semiconductor，PMOS)晶体管的区以及其中形成有n型金属氧化物半导体(n-type metal oxide semiconductor，NMOS)晶体管的区。近来，使用一种结构，在所述结构中在其中形成有PMOS晶体管的区中设置有p型栅极且在其中形成有NMOS晶体管的区中设置有n型栅极。

另外，随着半导体存储器元件的集成度提高，通过晶体管的栅极介电层的泄漏电流(leakage current)增大。因此，利用高介电材料(高介电常数介电材料)形成栅极介电层。

发明内容

本发明概念的一方面提供一种集成度及可靠性得到提高的半导体装置。

另一方面提供一种用于制作集成度及可靠性得到提高的半导体装置的方法。

本发明概念的技术问题并不限于以上提及的技术问题，且通过阅读以下说明，所属领域中的技术人员将清楚地理解未提及的另一个技术问题。

根据本发明概念的一些示例性实施例，提供一种半导体装置，所述半导体装置包括：衬底，包括单元区、核心区及位于所述单元区与所述核心区之间的边界区；边界元件隔离层，位于所述边界区的所述衬底中以将所述单元区与所述核心区隔开；高介电常数介电层，位于所述边界元件隔离层的至少一部分及所述核心区的所述衬底上；第一逸出功金属图案，包括与所述边界元件隔离层交叠的第一延伸部，所述第一逸出功金属图案位于所述高介电常数介电层上；以及第二逸出功金属图案，包括与所述边界元件隔离层交叠的第二延伸部，所述第二逸出功金属图案位于所述第一逸出功金属图案上，其中所述第一延伸部在从所述核心区朝所述单元区的方向上延伸的第一长度与所述第二延伸部在从所述核心区朝所述单元区的方向上延伸的第二长度不同。

根据本发明概念的一些示例性实施例，提供一种半导体装置，所述半导体装置包括：衬底，包括单元区、核心区及位于所述单元区与所述核心区之间的边界区；边界元件隔离层，位于所述衬底的所述边界区中以将所述单元区与所述核心区隔开；高介电常数介电层，位于所述边界元件隔离层的至少一部分及所述衬底的所述核心区上；第一逸出功金属图案，包括与所述边界元件隔离层交叠的第一延伸部且位于所述衬底上；以及第二逸出功金属图案，包括与所述边界元件隔离层交叠的第二延伸部，所述第二逸出功金属图案位于所述第一逸出功金属图案上，其中所述边界元件隔离层包括凹陷部，所述凹陷部不与所述第一延伸部及所述第二延伸部交叠且与所述第一延伸部及所述第二延伸部中的至少一者相邻。