[发明专利]适用于神经网络的非易失性存储器、存储系统及操作方法

说明书

本申请一些实施方式提供了一种适用于神经网络的非易失性存储器、存储系统及操作方法。该非易失性存储器包括外围电路，被配置为：向存储单元对所连接的位线施加位线电压，位线电压作为神经网络中的神经元的一个输入；向与存储单元对连接的字线施加读取电压；以及基于存储单元对中两个存储单元的电导差值，确定神经元的输出，电导差值作为神经元的输入对应的权重。

技术领域

本申请涉及半导体技术领域，更具体地，涉及一种适用于神经网络的非易失性存储器、非易失性存储系统以及用于执行神经网络的非易失性存储器的操作方法。

背景技术

人工神经网络(简称为神经网络)的快速发展使得人工智能方面的研究引发了新的浪潮。为了加快神经网络的推断和训练速度，使得神经网络能够在更多的终端设备上部署，需要在硬件层面上提升计算能力并降低功耗。

神经网络的基本原理是通过输入向量与抽象的“神经元”存储的突触权重(简称为权重)进行乘加后再经过非线性激活后输出，通过多层的“神经元”相互连接来拟合复杂的函数关系。

然而，随着神经网络的参数规模和运算量急速提升，神经网络的硬件平台面临着海量数据吞吐引发的存储器带宽与计算单元运算速度不匹配所带来的问题。

发明内容

本申请实施方式提供了一种可至少部分解决相关技术中存在的上述问题的一种适用于神经网络的非易失性存储器、非易失性存储系统以及用于执行神经网络的非易失性存储器的操作方法。

本申请的一方面提供了一种适用于神经网络的非易失性存储器，该非易失性存储器包括：多个沟道结构和隔离结构，沿平行于沟道结构的延伸方向，沟道结构被隔离结构分割为至少两个子沟道结构，同一沟道结构中的两个子沟道结构对应于相邻的存储串，多个存储串中的存储单元阵列划分为存储单元对，每个存储单元对中的两个存储单元分别位于两个存储串且连接至同一字线，两个存储串分别连接至两条位线，相同字线连接并位于不同存储串的多个存储单元对应于神经网络中的一个神经元；以及外围电路，被配置为：向存储单元对所连接的位线施加位线电压，位线电压作为神经网络中的神经元的一个输入；向与存储单元对连接的字线施加读取电压；以及基于存储单元对中两个存储单元的电导差值，确定神经元的输出，电导差值作为神经元的输入对应的权重。

在一些实施方式中，外围电路还被配置为：对存储单元对中的至少一个存储单元执行编程操作，以调整电导差值。

在一些实施方式中，多个存储串构成存储单元阵列，存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括存储单元对，外围电路还被配置为：在预定时间段内，确定位于不同的二维存储单元阵列中存储单元对对应的神经元的输出。

在一些实施方式中，多个存储串构成存储单元阵列，存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括存储单元对，外围电路还被配置为：在预定时间段内，调整位于不同的二维存储单元阵列中存储单元对的电导差值。

在一些实施方式中，隔离结构在远离位线的一端沿着多个沟道结构排列的方向延伸。

在一些实施方式中，存储单元为浮置浮栅型存储单元或电荷捕获型存储单元。

本申请的实施方式另一方面提供了一种适用于神经网络的非易失性存储系统，该非易失性存储系统包括：如前文任意实施方式描述的至少一个非易失性存储器；以及控制器，连接至少一个非易失性存储器，被配置为控制非易失性存储器中的外围电路。