[发明专利]一种集成电路形式验证方法、系统及存储介质

说明书

本发明公开了一种集成电路形式验证方法、系统及存储介质，所述方法包括：在实现设计中遍历两个主从结构的D‑latch；将实现设计中两个主从结构的D‑latch转换为DFF；采用转换得到的DFF与参考设计中的DFF进行比较点匹配。采用本发明的技术方案，可提高形式验证的准确性。

技术领域

本发明涉及集成电路的形式验证领域，特别涉及一种集成电路形式验证方法、系统及存储介质。

背景技术

在集成电路形式验证工具中，比较点匹配是非常重要的环节。通过比较点匹配，时序电路的等价性验证问题可以转换为组合电路的等价性验证问题，避免了复杂状态方程等的处理，同时，比较点匹配可以实现电路的划分，将更小的逻辑锥单元进行验证，可以更快地得到验证结果。

然而，在形式验证工具中，进行比较点匹配时会遇到各种各样的问题，其中，最典型的一个问题是参考设计中待匹配的比较点是一个DFF，而实现设计中待匹配的比较点是两个主从结构的D-latch，对于两个功能等价的设计，按照常规一对一的比较点匹配，验证的结果肯定是不等价的，对于形式验证工具而言，验证的准确度也会降低，示意图如图1所示。

因此，解决待验证电路中DFF与D-latch的比较点匹配问题，对于提高形式验证工具的准确性是非常必要的。

发明内容

本发明的目的是针对现有技术的待验证电路中DFF与D-latch的比较点匹配问题，本发明提出一种集成电路形式验证方法、系统及计算机存储介质。

本发明实施例中，提供了一种集成电路形式验证方法，其包括：

在实现设计中遍历两个主从结构的D-latch；

将实现设计中两个主从结构的D-latch转换为DFF；

采用转换得到的DFF与参考设计中的DFF进行比较点匹配。

本发明实施例中，在实现设计中遍历两个主从结构的D-latch，包括：

在实现设计中依序搜索D-latch，并将搜索到的D-latch设为从latch；

判断从latch是否接入了有效的set信号或者reset信号，

是则不能作为从latch，继续搜索下一个D-latch；

否则获取从latch的D输入端的instance，判断其是否为D-latch、类型为主latch且其clock端输入信号与从latch的clock端输入信号相反，若是，则两个相邻的D-latch为两个主从结构的D-latch，否则两个相邻的D-latch不是两个主从结构的D-latch。

本发明实施例中，通过从latch的set/reset端是否为接入高电平来判断从latch是否接入了有效的set/reset信号，是则接入了有效的set/reset信号，否则没有接入。

本发明实施例中，将实现设计中两个主从结构的D-latch转换为DFF，包括：

将所述两个主从结构的D-latch从网表中移除，并采用一个新的DFF来替换所述两个主从结构的D-latch，其中，所述新的DFF的输入端替换所述主latch的输入端，所述新的DFF的输出端替换所述从latch的输出端。

本发明实施例中，还提供了一种集成电路形式验证系统，其对DFF与D-latch进行匹配验证时，采用上述的集成电路形式验证方法。

本发明实施例中，还提供了一种计算机存储介质，其存储有计算机程序，当所述计算机程序被执行时，实现上述的集成电路形式验证方法。