[发明专利]低压工艺的静电保护器件及整体静电防护方法

说明书

本发明提供了一种低压工艺的型静电保护器件及整体静电防护方法。本发明的紧凑型静电防护器件的触发电压非常低，适用于先进低压电路的静电防护。与此同时，该紧凑型静电防护方案，相比经典的静电防护方案，或是现有的“一体化”静电防护方案，可以只利用一个P阱，一个N阱环和一个深N阱，便可实现对所有ESD泄放模式的静电防护功能，版图布局非常紧凑，可以大幅降低电子产品的制造成本和封装尺寸。本发明专利尤其适用于消费类电子领域，对其产品的小型化、便携化需求，提供了一种良好的整体静电防护解决方案。

技术领域

本发明涉及静电保护技术领域，特别涉及一种低压工艺的静电保护器件及整体静电防护方法。

背景技术

目前，静电放电(Electro-Static Discharge，简称ESD)是集成电路可靠性领域的一个重要分支。随着半导体制造工艺的不断发展，静电放电事件所引起的芯片/印刷电路板(Printed Circuit Board，简称PCB)损伤愈发严重，这很大程度上会延长电子产品的研发周期，增大研发费用，并很有可能恶化产品最终的使用寿命。因此，为电子产品提供有效的片上(on-chip)ESD防护，以及为PCB电路提供可靠的片外(off-chip)防护，如瞬变电压抑制二极管(Transient Voltage Suppressor，简称TVS)，均是十分必要的。

目前，工业界典型的整体静电防护架构有两种：基于电源轨的静电防护架构和基于局部输入/输出端口(Input/Output，简称I/O)的静电防护架构，如附图9所示。其中，基于电源轨的静电防护架构通常由“二极管器件+电源钳位电路”所构成，二极管器件具有单向导通能力，通过为每个I/O端口分别配置一个上管和一个下管，借助电源钳位电路的帮助，便可以实现对所有ESD泄放模式(I/O→VDD，简称PD模式；I/O→GND，简称PS模式；VDD→I/O，简称ND模式；GND→I/O，简称NS模式；VDD→GND，简称DS模式；GND→VDD，简称SD模式)的静电防护功能。这种静电防护架构的主要优点为设计简单，并与电路仿真相兼容；缺点为对于某些ESD放电模式(如PS和ND)，电流路径过长，从而恶化整体的电压钳制性能。在先进低压工艺中，ESD设计窗口不断微缩，上述缺点带来的劣势将更加明显。而基于局部I/O端口的静电防护架构通常要求所使用的ESD防护器件具有双向电流导通能力，如BJT，MOSFET和可控硅整流器(Silicon Controlled Rectifier，简称SCR)等，从而摆脱对电源钳位电路的依赖。这种架构的优势是显而易见的：针对所有ESD泄放模式，电流导通路径均较短，电压钳制性能更优，同时针对不同的I/O端口需求，ESD设计灵活度高；而缺点则为设计难度较大，且很难与电路仿真相兼容等。

众所周知，为了满足既定的鲁棒性指标，ESD防护电路通常会占用较大的面积(芯片or PCB)。然而，随着便捷式消费电子的蓬勃发展，电子产品的体积越来越小，这对于静电防护电路，无论上on-chip的ESD防护单元，还是PCB板级的TVS器件，均提出了巨大的面积挑战。为了进一步缩减静电防护电路的面积，现有专利(US6635931B1)将上述两种静电防护架构融合在一起，提出了“一体化”静电防护架构，如附图10所示。这种架构通过在I/O端口，VDD和GND三端之间构造出三个相互耦合的“双向SCR器件”，便可实现对所有ESD泄放模式的静电防护。然而，当被应用于先进的平面CMOS工艺或FinFET工艺中时，为了满足电学隔离，这种架构至少需要使用三个P阱，若干个用于隔离的N阱环以及深N阱来实现，整体的版图布局仍然较为松散，不够紧凑；同时，该“一体化”静电防护架构的触发电压较高，超出了先进低压工艺中的典型ESD设计窗口，这会使得内部电路先于ESD防护器件而发生失效，大幅恶化了电子产品的ESD鲁棒性。

综上，需要提供一种在先进低压工艺中版图布局紧凑、封装尺寸降低的静电保护器件。

发明内容

本发明的目的在于提供一种低压工艺的静电保护器件及整体静电防护方法，通过只利用一个P阱，一个N阱环和一个深N阱，便可实现对所有ESD泄放模式的静电防护功能，版图布局非常紧凑，可以大幅降低电子产品的制造成本和封装尺寸，以解决上述背景技术中提出的问题。