[发明专利]一种基于FPGA的PLC系统接收端等增益合并的实现方法

权利要求书

1.一种基于FPGA的PLC系统接收端等增益合并的实现方法，其特征在于：该方法包括载荷数据的等增益合并和帧控数的等增益合并；

所述载荷数据的等增益合并具体为：

S11：例化两个深度为51，宽度为24的单口RAM作为乒乓结构的载荷输入RAM，例化4个深度为2500，宽度为10的双口RAM作为载荷数据的输出RAM：outbuf1，outbuf2，outbuf3，outbuf4；

S12：设置状态机的初始状态为IDLE状态，当收到整体使能信号en时且输入载荷软信息有效即s_valid为1时，根据分集模式判断，如果是分集一次，状态机进入COPYONEINPUTADD状态，该状态是分集一次的载荷数据的输入合并状态，跳转到步骤S13；如果是分集多次，状态机则进入PAYLOADINPUTDEINTERADD状态，该状态是分集多次载荷数据的输入，解交织，合并状态，并跳转到步骤S14；

S13：打开输入电路模块即en_input为1，打开合并电路即en_add为1；输入电路计算输入数据写地址addrone，输入地址就是0～TotalCarrierNum-1，其中TotalCarrierNum是分集拷贝一次的数据子载波个数，该参数由状态机所在的控制模块给出，并将输入数据以及对应的输入数据写地址送给合并电路，跳转步骤S16；

S14：打开输入电路即en_input为1，打开合并电路即en_add为1，打开解交织电路即en_deinter为1；输入电路将输入数据写入乒乓结构的载荷数据输入RAM，解交织电路给出解交织地址：DeinterInAddr,DeinterOutAddr，状态机控制电路给出解组移位地址DeinterStartAddr；

S15：载荷数据输入RAM根据DeinterInAddr读出数据deinter_data，对该数据打一拍，延迟一个时钟周期，输入给合并电路；

S16：在合并电路中给出输出存储RAM写地址OutWriteAddr以及合并读地址AddReadAddr；

S17：分集次数计数器为一，即cnt_CopyNum＝1时，载荷输出存储RAM按着OutWriteAddr写入载荷数据，分集次数计数器大于一时，载荷输出存储RAM先根据AddReadAddr读出合并数据add_data与载荷数据相加后，再写入载荷输出存储RAM；

S18：状态机进入OUTPUT状态；关闭输入电路和合并电路即en_add为0，en_input为0，并打开输出电路即en_output为1，输出电路顺序读出载荷输出存储RAM的数据，并将此数据除以拷贝次数作为m_data输出；

S19：关闭输出电路即en_output＝0，状态机控制电路为IDLE状态，等待下一帧数据的到来；

S110：下一帧数据有效时，回到步骤S12；

所述帧控数的等增益合并具体为：

S21：例化两个深度为256，宽度为14的双口RAM作为帧控存储RAM：frame_addr_i,frame_addr_q，宽度为14保证合并时不会溢出，并给初始值为全0；

S22：设置状态机的初始状态为IDLE状态，当收到整体使能信号en时且输入的i路，q路的帧控软信息有效即s_valid为1时，状态机进入FCINPUTADD状态，打开输入电路模块即en_input为1，打开合并电路即en_add为1；

S23：输入电路按着标准要求的载波偏移，对其每一时钟周期加一，生成对应每bit软信息的写地址；

S24：输入电路i，q两路的数据末尾补上位宽为4bit的1，将此两路数据frame_data_i，frame_data_q,和i，q两路对应的地址frame_addr_i,frame_addr_q送入合并电路；

S25：合并电路按着frame_addr_i,frame_addr_q从帧控存储RAM：fcoutbuf_i，fcoutbuf_q中读出两路待加数据add_data_i,add_data_q,与frame_data_i，frame_data_q,对应相加后，再按着frame_addr_i,frame_addr_q的地址写入帧控RAM；加完后产生的数据的低4位为i路和q路每bit数据的复制次数；

S26：状态机进入OUTPUT状态；关闭输入电路和合并电路即en_add为0，en_input为0，并打开输出电路即en_output为1，输出电路给出两路0-255的读地址即输出有效时第一个时钟周期地址为0，第二时钟周期地址为1，以此类推，到第256个时钟周期为255，并将此地址传输给帧控存储RAM；

S27：帧控存储RAM按着S3的读地址，读出数据outdata_i，outdata_q；

S28：输出电路中将outdata_i和outdata_q相加后的数据定义为frameouttmp，并计算frameouttmp[13:4]/frameouttmp[3:0]为本分集合并模块的输出m_data；

S29：关闭输出电路即en_output＝0看，一次帧控合并数据输出完毕，状态机控制电路为IDLE状态，等待下一帧数据的到来；对帧控存储RAM：fcoutbuf_i，fcoutbuf_q再次写入全0数据；

S210：下一帧数据有效时，回到步骤S22。