[发明专利]一种基于FPGA的PLC系统接收端等增益合并的实现方法

说明书

本发明涉及一种基于FPGA的PLC系统接收端等增益合并的实现方法，属于物联网技术领域。当前数据为帧控数据，状态机控制当前状态为帧控操作状态，同时打开输入电路，合并电路将解交织后的输入数据进行累加，合并一次数据写入一次帧控输RAM；此外当前数据是载荷数据，状态机则控制当前状态为载荷操作状态，先打开输入电路将输入数据写入输入存储RAM，之后打开解交织电路和合并电路，待解交织和合并进行完后，将数据写入载荷输出RAM。上述的每一个状态结束后，状态机进入输出状态，从输出存储RAM中读出数据。本发明实现了通过状态机控制物联网通信接收端的的等增益分集合并数字电路，有效缩短分集合并时延，减少电路资源消耗。

技术领域

本发明属于物联网技术领域，涉及一种基于FPGA的PLC系统接收端等增益合并的实现方法。

背景技术

电力线通信(PLC)是采用现有电网进行信息传输的一种通信方式。相较于其他通信技术，其具有成本低廉，范围广阔，运行稳定等优势。在PLC通信系统的发射端使用分集技术在多条独立路径上传输相同的数据，在接收端通过分集合并技术，抵抗信道衰落，提高传输可靠性，降低误码率；因为信道编解码可纠正随机错误，难纠正连续很多的突发错误，所以在接收端先解交织将信道引起的突发错误转换为随机错误，然后再信道译码纠正随机错误。

鉴于以上优点，宽带电力线通信系统需要在接收端实现分集合并功能。合并技术分为：选择式合并(SC:Selection Combining)该合并方式的有效的加权系数只有一个，其余均为0，选择合并方法简单，实现容易，但由于丢弃了未选择的支路信号，因此抗衰落性能较差；最大比值合并(MRC:Maximal Ratio Combining)，该合并方式对多路信号进行加权，而权重是由各路信号所对应的信号电压和噪声功率的比值所决定的，在电力线通信系统中噪声环境复杂，该权重并不好确定，由于需要考虑多路可变的权重，硬件实现困难；等增益合并(EGC:Equal Gain Combining)该合并方式的各支路信号乘以相同的权重再相加，相对于最大比合并来说硬件实现简单，性能接近最大比合并。

FPGA(Field Programmable Gate Array)的并行特性以及无指令、无需共享内存的体系结构，决定了它具有更低的时延；同时它的可编程特性，即用户可通过程序指定FPGA实现某一特定数字电路，可以多次修改程序，用以改正算法实现中的错误；以及其具有更便宜的造价。所以在做PLC系统收发ip时，必不可少的环节是，在FPGA上实现算法，进行验证。同样地，在做ASIC(Application Specific Integrated Circuit)即专用集成电路时，也需要先在FPGA上实现算法。

基于FPGA的硬件实现需要考虑占用资源，时钟频率两方面的问题，一般是占用更多的资源换取更低的时延，那么集成电路的面积就会变大，造价变高。因此需要在占用资源和系统时延两方面的要求下达到一种平衡。

发明内容

有鉴于此，本发明的目的在于提供一种基于FPGA的PLC系统接收端等增益合并的实现方法。

为达到上述目的，本发明提供如下技术方案：

一种基于FPGA的PLC系统接收端等增益合并的实现方法，该方法包括载荷数据的等增益合并和帧控数的等增益合并；

所述载荷数据的等增益合并具体为：

S11：例化两个深度为51，宽度为24的单口RAM作为乒乓结构的载荷输入RAM，例化4个深度为2500，宽度为10的双口RAM作为载荷数据的输出RAM：outbuf1，outbuf2，outbuf3，outbuf4；