[发明专利]时序转换装置、方法、写入均衡系统及计算机可读取介质

说明书

本发明提供能以简单的结构高精度地实现信号时序延迟的时序转换装置、方法、写入均衡系统及计算机可读取介质。时序转换装置包括：从外部获取具有第一周期的第一信号、基于第一周期来生成粗码的时间数字转换单元；从时间数字转换单元获取粗码、并向时间数字转换单元输出细码以用于粗码的生成、当粗码不是Y的整数倍时对细码进行调整直至粗码成为Y的整数倍的细码调整单元，Y为正整数；从时间数字转换单元获取粗码、对粗码的X/Y倍进行计算的乘法单元，X为正整数；以及从细码调整单元获取细码、从乘法单元获取粗码的X/Y倍、并从外部获取第二信号、基于粗码的X/Y倍及细码将第二信号延迟第一周期的X/Y倍并输出至外部的数字时间转换单元。

技术领域

本发明涉及时序转换装置，特别涉及用于DRAM、DDRPHY等存储器技术领域的时序转换装置、时序转换方法、存储有结果为执行该时序转换方法的程序的计算机可读取介质、以及使用该时序转换装置的写入均衡系统。

背景技术

在现有的DRAM存储模块中通常采用“fly by”结构来减少总线数量。然而，这样的布线方式会导致每个DRAM的时钟与选通信号之间存在时间偏移。为了对上述时间偏移误差进行补偿，提供有Write Leveling(写入均衡)的功能。在Write Leveling过程中，控制器利用数据选通信号DQS-DQS#的上升沿来对时钟信号CK-CK#进行采样，通过不断调节数据选通信号DQS-DQS#的延时直至检测到0→1的跳变，来将数据选通信号DQS-DQS#的上升沿与SDRAM引脚的时钟对齐。

此外，在DDR5存储器中，随着读写速度的提高，信号周期间隔变短，对于DQS与时钟信号对齐的精度提出了更高的要求。因此，在DDR5的写入均衡训练中，除了通过SoC等系统芯片中的存储控制器来执行的、设置有多轶的参考点的External Write Leveling(外部写入均衡)以外，还包括在存储器内部通过设置模式寄存器、按tCK(时钟信号周期)来拉起内部写入使能信号从而被执行的WICA(Write leveling Internal Cycle Alignment：写入均衡内部循环对齐)。尤其是在WICA过程中，由于DQS信号(数据选通信号)的周期间隔较短，因此，要求以0.25tCK来对DQS信号的时序进行移相。

另外，由于用于实现延迟的延迟链(delay chain)的时序容易受工艺、电压和温度的影响，因此，需要一种能通过高精度的时序转换来使延迟链的时序与时钟周期精准对齐的设计。

发明内容

本发明所要解决的技术问题

以往，通常采用PLL(Phase Locked Loop：锁相环)、DLL(Delay Locked Loop：延迟锁相环)等技术来实现信号之间的延迟和对齐。然而，采用PLL电路或DLL电路会导致电路整体规模变大，增加存储器电路设计难度，使存储器成本增加，功耗变大。

此外，无论是PLL还是DLL，都需要借助存储控制器来进行控制，因此，会增加存储控制器的处理负担。为了减轻存储控制器的处理负担，希望获得一种能利用存储器内部的自校准功能来获得精准的延迟信号的技术。

本发明是为了解决上述问题而完成的，其目的在于，提供一种能以简单的结构和较低的功耗高精度地实现信号的时序延迟的时序转换装置、时序转换方法、存储有结果为执行该时序转换方法的程序的计算机可读取介质、以及使用该时序转换装置的写入均衡系统。

解决技术问题的技术方案