[发明专利]半导体结构的形成方法及半导体器件的制造方法

说明书

本发明提供了一种半导体结构的形成方法及半导体器件的制造方法，所述形成方法包括：提供一衬底，衬底上具有第一区及第二区，第一区上设有第一鳍片，第二区上设有第二鳍片，第一鳍片与第二鳍片的导电类型相反；依次形成硬掩模材料层及侧墙材料层，使相邻的第一鳍片与第二鳍片之间的侧墙材料层合并形成边界侧墙；利用硬掩模材料层，并以边界侧墙作为第一区及第二区的间隔层，在第一区形成第一外延结构，在第二区形成第二外延结构。本发明中，利用侧墙材料层在第一鳍片与第二鳍片之间合并形成边界侧墙，并作为后续第一外延结构及第二外延结构的间隔层，从而防止第一外延结构与第二外延结构的短接问题。

技术领域

本发明涉及集成电路制造技术领域，特别涉及一种半导体结构的形成方法及半导体器件的制造方法。

背景技术

在半导体技术领域中，静态随机存取存储器(SRAM)器件作为一种典型的半导体器件，被广泛应用于计算机、手机、数码相机等电子设备之中。现有技术中，有一些设计将鳍型场效应晶体管(FinFET)作为SRAM单元的晶体管器件，以提高SRAM的密度和性能。

以FinFET作为SRAM器件的晶体管为例，在SRAM器件的存储区同时设有N型FinFET和P型FinFET，且N型FinFET(nFET)和P型FinFET(pFET)的相距较近，导致N型FinFET的嵌入的外延结构(作为源漏结构，例如SiP)与P型FinFET的嵌入的外延结构(作为源漏结构，例如SiGe)极易因两者向侧面凸出的形貌而发生短路(短接)问题。

发明内容

本发明的目的在于提供一种半导体结构的形成方法及半导体器件的制造方法，以解决N型FinFET和P型FinFET因嵌入的外延结构相距较近而产生的短路问题。

为解决上述技术问题，本发明提供的半导体结构的形成方法，包括：提供一衬底，所述衬底上具有第一区及第二区，所述第一区上设有若干第一鳍片，所述第二区上设有若干第二鳍片，所述第一鳍片与所述第二鳍片的导电类型相反，且相邻的所述第一鳍片之间的间距及相邻的所述第二鳍片之间的间距均大于相邻的所述第一鳍片与所述第二鳍片的间距；依次形成硬掩模材料层及侧墙材料层，所述硬掩模材料层顺形地覆盖所述衬底的表面、所述第一鳍片的外壁及所述第二鳍片的外壁，所述侧墙材料层覆盖所述硬掩模材料层，并使相邻的所述第一鳍片与所述第二鳍片之间的侧墙材料层合并形成边界侧墙；以所述边界侧墙作为所述第一区及所述第二区的间隔层，在所述第一区形成第一外延结构，在所述第二区形成第二外延结构，使所述边界侧墙隔离相邻的所述第一外延结构及所述第二外延结构。

可选的，所述衬底上覆盖有隔离介质层，所述隔离介质层填充至所述第一鳍片及所述第二鳍片的部分高度。

可选的，在形成所述硬掩模材料层前，在所述隔离介质层上形成若干间隔设置的虚拟栅极，所述虚拟栅极跨越所述第一鳍片及所述第二鳍片。

可选的，采用ALD工艺形成所述硬掩模材料层及所述侧墙材料层，所述硬掩模材料层顺形地覆盖所述隔离介质层、所述第一鳍片、所述第二鳍片及所述虚拟栅极。

可选的，在所述第一区形成所述第一外延结构的步骤包括：形成第一图形化的掩模层，覆盖所述第二区及至少部分所述边界侧墙，并暴露所述第一区；利用所述第一图形化的掩模层，去除所述第一区的侧墙材料层、硬掩模材料层及至少部分高度的所述第一鳍片；去除所述第一图形化的掩模层，在剩余的所述第一鳍片上外延形成所述第一外延结构，所述第一外延结构与所述边界侧墙的一侧相接触。

可选的，在形成所述第一外延结构后，采用ISSG工艺在所述第一外延结构的外壁形成氧化层。

可选的，在所述第二区形成所述第二外延结构的步骤包括：形成第二图形化的掩模层，覆盖所述第一区及至少部分所述边界侧墙，并暴露所述第二区；利用所述第二图形化的掩模层，去除所述第二区的侧墙材料层、硬掩模材料层及至少部分高度的所述第二鳍片；去除所述第二图形化的掩模层，在剩余的所述第二鳍片上外延形成所述第二外延结构，所述第二外延结构与所述边界侧墙的一侧相接触。