[发明专利]一种加法器及全数字存内计算装置

权利要求书

1.一种加法器，其特征在于，包括：反相器I1、反相器I2、反相器I3、管P1、管N1、传输门T1、传输门T2、传输门T3、传输门T4以及传输门T5；

所述反相器I1的输入端与输入信号IN连接，所述反相器I1的输出端与所述管N1的源极和所述传输门T1的控制端N连接，所述管N1的栅极与输入信号W连接，所述管N1的漏极与所述传输门T1的信号输出端连接，所述传输门T1的控制端P与输入信号IN连接，所述反相器I2的输入端与输入信号Cin连接，所述反相器I2的输出端与所述传输门T3的信号输入端连接，所述传输门T3的信号输出端和所述传输门T2的信号输出端确定输出信号Sum，所述传输门T3的控制端P与所述反相器I3的输出端连接，所述传输门T3的控制端N与所述传输门T1的信号输出端连接，所述反相器I3的输入端与所述传输门T1的信号输出端连接，所述反相器I3的输出端与所述传输门T4的控制端P和所述传输门T5的控制端N连接，所述管P1的源极与所述输入信号IN连接，所述管P1的栅极与输入信号W连接，所述管P1的漏极与所述传输门T1的信号输出端连接，所述传输门T2的信号输入端与输入信号Cin连接，所述传输门T2的控制端P与所述传输门T1的信号输出端连接，所述传输门T2的控制端N与所述反相器I3的输出端连接，所述传输门T4的信号输入端与输入信号Cin连接，所述传输门T5的信号输入端与输入信号W连接，所述传输门T4的信号输出端和所述传输门T5的信号输出端确定输出信号Cout，所述传输门T4的控制端N与所述传输门T1的信号输出端连接，所述传输门T5的控制端P与所述传输门T1的信号输出端连接；

所述输入信号IN和所述输入信号W为加数，所述输入信号Cin为进位输入；所述输出信号Sum为和位，所述输出信号Cout为进位。

2.根据权利要求1所述的一种加法器，其特征在于，所述管P1为PMOS管。

3.根据权利要求1所述的一种加法器，其特征在于，所述管N1为NMOS管。

4.一种全数字存内计算装置，其特征在于，包括：输入驱动模块、SRAM阵列模块、字线/位线驱动模块、数据输出模块以及加法树；

所述输入驱动模块、所述字线/位线驱动模块、数据输出模块以及加法树均与所述SRAM阵列模块连接；

所述输入驱动模块用于提供输入数据脉冲信号；

所述SRAM阵列模块用于存储权重以及进行乘法运算；

所述字线/位线驱动模块用于控制字线开启和关闭以及控制位线预充电和读数/写数操作；

所述数据输出模块用于在存储模式中进行读写操作；

所述加法树包括：多个权利要求1-3任意一项所述的加法器；所述加法树用于将乘法结果进行累加。

5.据权利要求4所述的一种全数字存内计算装置，其特征在于，所述SRAM阵列模块包括：4*4的SRAM单元和4*4的与门；

每一SRAM单元的输出端以及所述输入驱动模块的输出端与对应的与门的输入端连接，与门的输出端与所述加法树连接。