[发明专利]一种加法器及全数字存内计算装置

说明书

本发明涉及一种加法器及全数字存内计算装置，涉及存内计算领域。该加法器中反相器I1、管P1、管N1管T1得到了INW的结果，通过反相器I3反向得到同或结果，以这两个信号作为选择信号，结合反相器I2、传输门T2、传输门T3、传输门T4以及传输门T5产生了最终的Sum和Cout结果；本发明能够降低加法器的功耗，进而降低全数字存内计算装置的功耗。

技术领域

本发明涉及存内计算领域，特别是涉及一种加法器及全数字存内计算装置。

背景技术

在当下边缘计算的数据量迅猛增加的大背景下，原先的冯诺依曼架构中运算和数据分离的模式早已不适合当今时代，极易产生存储墙和功耗墙的问题。为了解决卷积神经网络的大数据量和大吞吐，存内计算架构应运而生。

当前主流的存内计算架构仍然为模拟密集型电路，这种电路结构易受外界干扰且精度问题较大。于是逐渐开始诞生了全数字存内计算电路。全数字存内计算电路中，加法树结构的功耗占据了主要部分。

因此，如何降低加法树结构中的加法器的功耗是现在亟待解决的技术问题。

发明内容

本发明的目的是提供一种加法器及全数字存内计算装置，能够降低加法器的功耗，进而降低全数字存内计算装置的功耗。

为实现上述目的，本发明提供了如下方案：

一种加法器，包括：反相器I1、反相器I2、反相器I3、管P1、管N1、传输门T1、传输门T2、传输门T3、传输门T4以及传输门T5；

所述反相器I1的输入端与输入信号IN连接，所述反相器I1的输出端与所述管N1的源极和所述传输门T1的控制端N连接，所述管N1的栅极与输入信号W连接，所述管N1的漏极与所述传输门T1的信号输出端连接，所述传输门T1的控制端P与输入信号IN连接，所述反相器I2的输入端与输入信号Cin连接，所述反相器I2的输出端与所述传输门T3的信号输入端连接，所述传输门T3的信号输出端和所述传输门T2的信号输出端确定输出信号Sum，所述传输门T3的控制端P与所述反相器I3的输出端连接，所述传输门T3的控制端N与所述传输门T1的信号输出端连接，所述反相器I3的输入端与所述传输门T1的信号输出端连接，所述反相器I3的输出端与所述传输门T4的控制端P和所述传输门T5的控制端N连接，所述管P1的源极与所述输入信号IN连接，所述管P1的栅极与输入信号W连接，所述管P1的漏极与所述传输门T1的信号输出端连接，所述传输门T2的信号输入端与输入信号Cin连接，所述传输门T2的控制端P与所述传输门T1的信号输出端连接，所述传输门T2的控制端N与所述反相器I3的输出端连接，所述传输门T4的信号输入端与输入信号Cin连接，所述传输门T5的信号输入端与输入信号W连接，所述传输门T4的信号输出端和所述传输门T5的信号输出端确定输出信号Cout，所述传输门T4的控制端N与所述传输门T1的信号输出端连接，所述传输门T5的控制端P与所述传输门T1的信号输出端连接；

所述输入信号IN和所述输入信号W为加数，所述输入信号Cin为进位输入；所述输出信号Sum为和位，所述输出信号Cout为进位。

可选地，所述管P1为PMOS管。

可选地，所述管N1为NMOS管。

一种全数字存内计算装置，包括：输入驱动模块、SRAM阵列模块、字线/位线驱动模块、数据输出模块以及加法树；

所述输入驱动模块、所述字线/位线驱动模块、数据输出模块以及加法树均与所述SRAM阵列模块连接；

所述输入驱动模块用于提供输入数据脉冲信号；

所述SRAM阵列模块用于存储权重以及进行乘法运算；

所述字线/位线驱动模块用于控制字线开启和关闭以及控制位线预充电和读数/写数操作；

所述数据输出模块用于在存储模式中进行读写操作；