[发明专利]一种晶体管、制备方法及存储器

说明书

本公开适用于半导体领域，提供了一种晶体管、制备方法及存储器，所述晶体管包括：半导体衬底、位于所述半导体衬底上的硅支柱以及设置在硅支柱周围的栅极；所述栅极接近硅支柱的侧面为第一表面，远离硅支柱的侧面为第二表面，所述第一表面的长度小于第二表面的长度；所述栅极的第一表面的长度小于硅支柱上的沟道区长度。通过调整栅极长度以及源/漏区离子掺杂浓度梯度，使得栅极与沟道区之间部分重叠的长度增长，源/漏区离子掺杂浓度梯度分布平缓，增大带带遂穿的宽度，从而有效的改善沟道与栅极之间的带带遂穿，缓解由L‑BTBT引发的关态漏电，降低器件的GIDL效应，能够提高晶体管及相关存储器的性能。

技术领域

本公开属于半导体领域，特别涉及一种晶体管、制备方法及存储器。

背景技术

半导体在集成电路、消费电子、通信系统、光伏发电、照明、大功率电源转换等领域都有应用，如二极管就是采用半导体制作的器件。其中，晶体管是一种作为放大器或电控开关使用的半导体器件，是大部分的电子产品，如计算机、移动电话或是数字录音机当中的基础构建模块。

环栅晶体管其自身的结构特点为：环栅晶体管的沟道被栅极全部包裹，这样的结构特点大大的增强了其栅极控制能力；同时也有效抑制了普通MOSFET中由于短沟道效应而引发的器件的关态漏电电流(I_off)随沟道长度的减小而急剧增大；阂值电压随沟道长度的减小而显著降低等问题。反之，正是由于这样的结构特点，致使栅致漏极泄漏效应(GIDL)和栅极直接隧穿(gate direct tunneling)这两种漏电机制加重，从而产生超出期望的静态漏电。其中，栅致漏极泄漏效应(GIDL)包括两种遂穿物理机制：横向带带遂穿(transverseband-to-band tunneling，T-BTBT)和纵向带带遂穿(longititude band-to-bandtunneling，L-BTBT)。T-BTBT发生在漏极和栅极重叠区域的带带遂穿，L-BTBT是发生在漏极和沟道重叠区域的带带遂穿。

随着半导体行业的发展，器件尺寸的缩放己然成为现代电子器件研究当中的重点，对于纳米级环栅器件而言，泄漏电流对器件的功耗、寿命以及性能有着决定性的影响，因此解决环栅器件由静态漏电引发的功耗问题成为器件设计乃至电路设计中不可避免的难题。

发明内容

针对上述问题，第一方面，本公开提供了一种晶体管，所述晶体管包括：

半导体衬底、位于所述半导体衬底上的硅支柱以及设置在硅支柱周围的栅极；

所述栅极接近硅支柱的侧面为第一表面，远离硅支柱的侧面为第二表面，所述第一表面的长度小于第二表面的长度；所述栅极的第一表面的长度小于硅支柱上的沟道区长度。

其中，在所述硅支柱的上端进行离子掺杂构成漏区，所述漏区与沟道区的一端相连，所述沟道区的另一端与硅支柱上的源区相连。

其中，所述硅支柱经过多次离子掺杂，硅支柱上的离子掺杂浓度梯度呈高斯掺杂分布，自上而下逐渐降低。

其中，多个所述硅支柱均布在半导体衬底上，所述硅支柱为进行圆角钝化后的硅支柱。

其中，所述半导体衬底覆盖有第一隔离层，所述第一隔离层上设置有第二隔离层，所述第二隔离层的一端插入第一隔离层内，所述第二隔离层处于相邻两列硅支柱之间。

其中，所述硅支柱外围包覆有介质环；

所述介质环包括第一介质环和第二介质环，所示第一介质环的一端插入第一隔离层内，所述第一介质环的另一端临近栅极；所述第二介质环的一端临近栅极，第二介质环的另一端与硅支柱的顶部在同一水平面。

其中，所述栅极靠近硅支柱外表面的一侧具有凸起，所述凸起位于第一介质环和第二介质环之间。