[发明专利]一种基于双异质结的CMOS晶体管及其制备方法

说明书

本发明公开了一种基于双异质结的CMOS晶体管，包括自下而上依次设置的衬底、第一AlN层、第二AlN层、GaN缓冲层以及SiN隔离层，其中，SiN隔离层上开设有P‑HEMT有源区凹槽和N‑HEMT有源区凹槽；P‑HEMT有源区凹槽内自下而上依次设置有GaPN背势垒层、第一AlPN势垒层、第一GaPN沟道层和第一GaN帽层；N‑HEMT有源区凹槽内自下而上依次设置有AlPN背势垒层、第二GaPN沟道层、第二AlPN势垒层和第二GaN帽层；第一GaN帽层上表面设置有第一源极、第一漏极和第一栅极；在第二GaN帽层上表面设置有第二源极、第二漏极和第二栅极。本发明的AlPN/GaPN异质结可以实现晶格匹配，异质结的面内应力均可得到有效缓解，能够有效提升二维电子气的电学性能。

技术领域

本发明属于微电子集成电路技术领域，具体涉及一种基于双异质结的CMOS晶体管及其制备方法。

背景技术

以氮化镓(GaN)为代表的第三代半导体具有宽带隙、高击穿场强、高热导率、低介电常数、高电子饱和漂移速度、强抗辐射能力和良好化学稳定性等优越物理化学性质，成为继第一代半导体硅、第二代半导体砷化镓之后制备新一代微电子器件和电路的关键材料，特别适合于高频率、大功率、高温和抗辐照电子器件与电路的研制。其中GaN基半导体材料作为第三代半导体中最重要的半导体材料，其禁带宽度较宽，可有效抑制带间隧穿和栅极诱导的漏极泄漏，得到了广泛的商业应用。

目前使用的三元合金异质结结构如AlGaN/GaN异质结，在势垒层和沟道层、沟道层和下层缓冲层之间存在应力，这会导致薄膜结晶质量不佳，下方沟道中的载流子存在高的合金无序散射和载流子间散射，使得二维电子气的迁移率、面密度和方阻的等电学性能变差。并且由于C、O等杂质在常用的掺Fe的GaN缓冲层中激活能较低，导致背景载流子浓度较高，进而导致寄生沟道的出现，使得器件的性能下降，限制了器件指标的提升，从而会限制GaN基半导体器件的商业发展。另外，目前国际上关于P型HEMT中2DHG的研究领域较为空白，P型HEMT中2DHG的迁移率很低。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于双异质结的CMOS晶体管及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个方面提供了一种基于双异质结的CMOS晶体管，包括自下而上依次设置的衬底、第一AlN层、第二AlN层、GaN缓冲层以及SiN隔离层，其中，

所述SiN隔离层上开设有P-HEMT有源区凹槽和N-HEMT有源区凹槽，所述P-HEMT有源区凹槽和所述N-HEMT有源区凹槽从所述SiN隔离层的上表面延伸至GaN缓冲层的上表面；

所述P-HEMT有源区凹槽内自下而上依次设置有GaPN背势垒层、第一AlPN势垒层、第一GaPN沟道层和第一GaN帽层；所述N-HEMT有源区凹槽内自下而上依次设置有AlPN背势垒层、第二GaPN沟道层、第二AlPN势垒层和第二GaN帽层；

所述第一GaN帽层上表面设置有相互间隔的第一源极、第一漏极和第一栅极；在所述第二GaN帽层上表面设置有相互间隔的第二源极、第二漏极和第二栅极；

所述第一AlN层的生长温度低于所述第二AlN层的生长温度。

在本发明的一个实施例中，所述P-HEMT有源区凹槽和所述N-HEMT有源区凹槽对称开设在所述SiN隔离层内部，且均从所述SiN隔离层的一个侧面延伸至相对的另一侧面。

在本发明的一个实施例中，所述第一源极、所述第一漏极和所述第一栅极通过SiN材料进行相互隔离，且所述第一栅极位于所述第一源极与第一漏极之间；所述第二源极、所述第二漏极和所述第二栅极通过SiN材料进行相互隔离，且所述第二栅极位于第二源极与所述第二漏极之间。

在本发明的一个实施例中，所述衬底与所述第一AlN层之间还包括预铺铝层。