[发明专利]一种半导体小型化封装结构及其制备方法

说明书

本发明公开了一种半导体小型化封装结构及其制备方法，包括覆盖在基板上表面的绝缘层I，包括第一介质层和第二介质层，第二介质层位于第一介质层和基板之间；覆盖在基板下表面的绝缘层II，包括第三介质层和第四介质层，第三介质层位于基板和第四介质层之间；设置在第二介质层和第三介质层中的无源器件；与无源器件对应的连接片，连接片位于第一介质层和第四介质层中；贯穿第二介质层、基板和第三介质层的连接柱，连接柱的至少一端通过连接片与对应的无源器件连接，连接柱的周围设有围绕孔；隔离件，隔离件设置在围绕孔中，且隔离件的厚度小于连接柱的侧壁到基板之间的距离的1/2，以形成空气隙。本发明减小了半导体的封装尺寸，提高了半导体的可靠性。

技术领域

本发明属于半导体制造技术领域，具体涉及一种半导体小型化封装结构及其制备方法。

背景技术

硅通孔TSV(Through-Silicon Via)是在芯片之间、晶圆之间进行垂直导通互连的一种技术，它能大大缩短集成电路之间的连线，使延时和功耗得到显著减小，同时还可以将不同的工艺材料和功能模块进行集成，给芯片的性能优化带来极大便利。这些优势使得芯片在三维方向堆叠的密度更大，外形尺寸更小，因此应用也更加广泛。

然而，硅通孔因其特殊工艺也引入了一些有害的寄生效应如寄生电容，并同时影响了TSV的热性能。同时随着集成电路的迅速发展，小型化的集成需求依然十分强劲，因此如何在提高集成工艺质量和加快芯片数据传输速度的目标下，尽量降低芯片的封装尺寸成为亟待解决的问题。

发明内容

针对以上问题，本发明提出了一种半导体小型化封装结构及其制备方法。为解决以上技术问题，本发明所采用的技术方案如下：

一种半导体小型化封装结构，包括至少一个半导体组件，每个半导体组件均包括：

基板，所述基板具有相背的上表面和下表面；

绝缘层I，所述绝缘层I覆盖在基板的上表面，所述绝缘层I包括第一介质层和第二介质层，且第二介质层位于第一介质层和基板之间；

绝缘层II，所述绝缘层II覆盖在基板的下表面，所述绝缘层II包括第三介质层和第四介质层，且第三介质层位于基板和第四介质层之间；

无源器件，所述无源器件设置在第二介质层和/或第三介质层中；

连接片，所述连接片与无源器件对应设置，且连接片位于第一介质层和/或第四介质层中；

连接柱，所述连接柱贯穿第二介质层、基板和第三介质层，且连接柱的至少一端通过连接片与对应的无源器件电连接；所述连接柱的周围设有围绕孔，且围绕孔至少露出连接柱的侧壁、连接片的表面、连接柱所对应的基板的内表面、第二介质层的内表面以及第三介质层的内表面；

隔离件，所述隔离件设置在围绕孔中并覆盖在连接柱的侧壁、连接片的表面、连接柱所对应的基板的内表面、第二介质层的内表面以及第三介质层的内表面上，且隔离件的厚度小于连接柱的侧壁到基板之间的距离的1/2，以形成空气隙。

还包括环绕在无源器件周围的连接垫，所述连接垫与无源器件相对应，且连接片通过连接垫与无源器件形成电连接。

当第二介质层和第三介质层中均设有无源器件时，两个无源器件位于连接柱的同一侧或者两侧；当第三介质层中设有无源器件且第二介质层中无无源器件时，连接柱的上端与设置在第一介质层中的金属连接层连接，连接柱的下端通过设置在第四介质层中的连接片和第三介质层中对应的无源器件电连接；当第二介质层中设有无源器件且第三介质层中无无源器件时，连接柱的下端与设置在第四介质层中的金属连接层连接，连接柱的上端通过设置在第一介质层中的连接片和第二介质层中的对应的无源器件电连接。