[发明专利]用于IP单元级别验证的总线驱动式芯片仿真激励模型

权利要求书

1.一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，其特征在于，通过以下过程实现：

步骤S1：替换系统软件驱动程序的IO寄存器访问序列；

步骤S2：替换驱动程序的寄存器定时时序保证功能；

步骤S3：替换测试机台的测试激励初始化过程，并直接调用系统软件的验证程序入口。

2.根据权利要求1所述的用于IP单元级别验证的总线驱动式芯片仿真激励模型，其特征在于，步骤S1包括：

步骤S1.1：使用Verilog语言实现和IP仿真频率关联的总线master读写任务；

步骤S1.2：通过SystemVerilog的DPI接口将总线master读写任务转换成C语言能够调用的IO读写函数；

步骤S1.3：采用如下方法实现对IP对外的多个地址空间的同一寄存器偏移的访问：

为不同的地址空间指定不同的基址，然后在任一读/写的RTL序列中根据传入的地址不同，调用不同的总线master读写任务，即在RTL中增加地址译码；或者

提供不同的总线master读写任务，并将其表现为不同的C语言函数，再到C语言端根据不同基址调用不同地址空间；

步骤S1.4：监控在IO读写函数被C语言调用时，Verilog语言中是否有时序操作能够推动芯片仿真的循环向前推进执行。

3.根据权利要求1所述的用于IP单元级别验证的总线驱动式芯片仿真激励模型，其特征在于，步骤S2包括：

步骤S2.1：用Verilog语言实现和IP仿真频率关联的计数器；

步骤S2.2：通过SystemVerilog的DPI接口将计数器转换成C语言能够调用的定时函数；

步骤S2.3：监控在定时器函数被C语言调用时，Verilog语音中是否有时序操作能够做到推动芯片仿真的循环向前推进执行。

4.根据权利要求1所述的用于IP单元级别验证的总线驱动式芯片仿真激励模型，其特征在于，所述系统软件需要具备以下特点：

所述系统软件包含体系结构抽象层；

所述系统软件包含硬件驱动抽象层；及/或

所述系统软件包含可配置的能力。