[发明专利]用于IP单元级别验证的总线驱动式芯片仿真激励模型

说明书

本发明公开一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，其通过以下过程实现：S1：替换系统软件驱动程序的IO寄存器访问序列；S2：替换驱动程序的寄存器定时时序保证功能；S3：替换测试机台的测试激励初始化过程，并直接调用系统软件的验证程序入口。

技术领域

本发明涉及芯片仿真技术领域，具体而言，涉及一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，更具体地是一种通过软件架构/驱动抽象层将任意设备驱动软件用于IP单元级别验证的总线驱动式芯片仿真激励模型。

背景技术

IP(Intellectual Property Core)又称为IP核，是芯片中具有独立功能的电路模块的成熟设计，常见的IP单元级别验证通常为使用UVM(Universal VerificationMethodology，通用验证方法学)总线激励控制IP的寄存器接口，一个测试机台(TestBench)包括被测试的设计IP(如图1中的Design IP)、验证IP(如图1中Verification IP)和总线功能模型(Bus Function Model)的总线激励序列，总线功能在测试机台产生的时钟频率(Frequency Generator)下工作以驱动被测试的设计IP和验证IP交互，通过验证IP检查设计IP的功能是否正常。

然而，常用的开源操作系统如Linux通常只能支持一种CPU体系结构抽象，因此无法将任意设备的驱动软件直接用作芯片仿真用的总线功能模型激励。

发明内容

为解决上述问题，本发明提供一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，通过DPI(Direct Programming Interface)接口实现一种CPU体系结构抽象的软件层来转换开源操作系统中的硬件驱动，用作芯片仿真用的总线功能模型激励，由于所采用的native C(C语言实现的本地方法)相比于UVM方法速度更快，因此还可以比传统的UVM方法提供加快50％的仿真速度。

为达到上述目的，本发明提供了一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，其通过以下过程实现：

步骤S1：替换系统软件驱动程序的IO寄存器访问序列；

步骤S2：替换驱动程序的寄存器定时时序保证功能；

步骤S3：替换测试机台的测试激励初始化过程，并直接调用系统软件的验证程序入口。

在本发明一实施例中，其中，步骤S1包括：

步骤S1.1：使用Verilog语言实现和IP仿真频率关联的总线master读写任务；

步骤S1.2：通过SystemVerilog的DPI接口将总线master读写任务转换成C语言能够调用的IO读写函数；

步骤S1.3：采用如下方法实现对IP对外的多个地址空间的同一寄存器偏移的访问：

为不同的地址空间指定不同的基址，然后在任一读/写的RTL序列中根据传入的地址不同，调用不同的总线master读写任务，即在RTL中增加地址译码；或者

提供不同的总线master读写任务，并将其表现为不同的C语言函数，再到C语言端根据不同基址调用不同地址空间；

步骤S1.4：监控在IO读写函数被C语言调用时，Verilog语言中是否有时序操作能够推动芯片仿真的循环向前推进执行。

在本发明一实施例中，其中，步骤S2包括：

步骤S2.1：用Verilog语言实现和IP仿真频率关联的计数器；

步骤S2.2：通过SystemVerilog的DPI接口将计数器转换成C语言能够调用的定时函数；