[发明专利]适用于晶上集成的晶圆基板标准集成区域布线结构与方法

说明书

本发明公开了适用于晶上集成的晶圆基板标准集成区域布线结构与方法，包括核心电压网络、互连信号网络、时钟信号网络、以及地线网络，核心电压网络与互连信号网络同属于顶层金属层，时钟信号网络位于中层金属层，地线网络位于底层金属层。标准集成区域向上提供的管脚包括核心电压管脚、互连信号管脚、时钟信号管脚、地线管脚、复杂功能管脚，复杂功能管脚由晶圆底部TSV直接连接到系统外部，其余管脚通过所属信号网络实现连接；核心电压管脚与地线管脚采用条纹交错的方式分布在中心对称的井字形核心电压区内，互连信号管脚分布在标准集成区域四周的互连信号区。本发明解决了因布线层数多、布线缺乏规划引起的晶圆基板金属走线良率低的问题。

技术领域

本发明涉及微纳加工、重分布层（RDL）和晶上集成技术领域，尤其是涉及一种适用于晶上集成的晶圆基板标准集成区域布线结构与方法。

背景技术

随着摩尔定律和登纳德缩放定律逐渐失效，工艺进步对计算性能的提升明显放缓，而万物互联的数据量却在指数级爆炸式增长，数据规模和计算能力的“剪刀差”鸿沟越来越大，集成电路正在迎来“后摩尔时代”的技术与产业重大变革期。

针对摩尔定律已存在不可延续的难题，晶圆级系统（System on Wafer，SOW）受到学术界和产业界的重点关注，并藉此来对摩尔定律进行扩展。其主要内涵是将未封装的芯片直接贴合到布有金属走线的晶圆基板上，以此降低芯片间的互连距离，缩小互连线的线宽与间距，提升系统的连接带宽。与传统的芯片封装后再集成到PCB的方案相比，晶圆的集成密度能提升2500倍。

然而，不同于传统的PCB集成方案，通过晶圆基板走线的替代方案，在缺乏灵活性的同时，不仅受半导体机台工艺的约束，还面临巨大的良率问题。首先，为了控制芯片良率，半导体的光罩掩膜尺寸远小于晶圆，一般是通过相同的光罩重复在晶圆上刻蚀，才能得一个个芯片。因此受机台工艺的约束，晶圆基板上的走线网络必须有一个个重复的标准集成区域拼接而成。其次，尽管是控制光罩掩膜的尺寸，在金属层数过多的条件下，仍不能保证较高的的良率。研究表明，即使将金属层数控制到4层，在10%的金属利用率下，良率也仅有85.11%。因此如何在晶圆基板的标准集成区域用较少的金属层数满足提供一个丰富的走线网络成为一个关键技术难题。

发明内容

为解决现有技术的不足，本发明通过三层走线和标准集成区域的信号线互连，实现提高良率，提高晶圆走线网络互通性的目的，本发明采用如下的技术方案：

一种适用于晶上集成的晶圆基板标准集成区域布线结构，在晶圆基板上划分区域作为标准集成区域，标准集成区域向上提供管脚，通过连接管脚构建晶上走线网络，每个标准集成区包括三层金属层，顶层金属层包括核心电压管脚、互连信号管脚和复杂功能管脚，中层金属层包括时钟信号管脚，底层金属层包括地线管脚；

连接所述核心电压管脚，构建核心电压网络，用于获取核心电压供电能力；

连接分布在两个标准集成区域的所述互连信号管脚，构建互连信号网络，为两个标准集成区域提供互连通道；

通过所述复杂功能管脚，将标准集成区域与外接信号单独连通，用于复杂功能；

连接所述时钟信号管脚，构建时钟信号网络；

连接所述地线管脚，构建地线网络。

进一步地，所述标准集成区是在晶圆基板上划分的紧密排布的正方形区域，标准集成区根据配合设置的管脚，在顶层金属层进行区域的划分，以核心电压区为中心，按中心对称的原则，设置四个端角的对角互连信号区、四边的平行互连信号区，以及位于对角互连信号区与平行互连信号区之间的复杂功能区；

所述核心电压区设有核心电压管脚，用于获取核心电压供电能力，面积为标准集成区域的1/4；

所述对角互连信号区设有互连信号管脚，为对角的标准集成区域提供可配置的互连通道，每个区域面积为标准集成区域的1/16；