[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体；以及从第二衬底远离叠层结构的一侧处理第二衬底，在第二衬底与栅极间隙结构的栅极间隙对应的位置形成开口，通过在开口中填充半导体材料或者在开口的内壁形成半导体层、并在开口的内部填充绝缘材料，形成源极触点，其中源极触点与栅极间隙结构在叠层结构的堆叠方向上的投影至少部分交叠。

分案申请声明

本申请是2021年4月21日递交的发明名称为“三维存储器及其制备方法”、申请号为202110428154.0的中国发明专利申请的分案申请。

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

在传统的三维存储器的制备工艺中，存储阵列的叠层结构构建在衬底(例如，硅晶片)上，并且随着堆叠层数的增加，三维存储器包括的介质薄膜层(例如，氧化硅层、氮化硅层、多晶硅层和原硅酸四乙酯(TEOS)层)变得越来越复杂。当多个层堆叠时，应力可能在晶片中累积并导致上述介质薄膜层形变。

此外，诸如刻蚀、填充和热处理等三维存储器制备工艺的热影响还可能进一步加剧介质薄膜层形变的问题，从而可能会导致存储器件的结构不稳定，产生例如翘曲等问题，进一步地，还导致外围电路芯片无法实现小型化，以及出现电性能下降等问题。当介质薄膜层的形变超过一定限度时，最终可能导致晶片发生弯曲或者无法在机台中进行相应制程。随着堆叠层数的增加，由于应力等因素的影响，使得上沟道孔和下沟道孔很难对准，上、下沟道孔的套刻精度(OVL)可能存在偏移，因此在进行深孔刻蚀时会破坏上、下沟道孔的结合处的功能层，从而影响制备的三维存储器的电性能。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题或其他问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体；以及从所述第二衬底远离叠层结构的一侧处理所述第二衬底，在所述第二衬底与所述栅极间隙结构的栅极间隙对应的位置形成开口，通过在所述开口中填充半导体材料或者在所述开口的内壁形成半导体层、并在所述开口的内部填充绝缘材料，形成源极触点，其中，所述源极触点与所述栅极间隙结构在所述叠层结构的堆叠方向上的投影至少部分交叠。

在本申请的一个实施方式中，所述方法还包括：在形成所述中间体之后，提供第一衬底，将所述第一衬底的第一面与所述中间体结合；以及在所述第一衬底的、与所述第一面相对的第二面上形成外围电路。

在本申请的一个实施方式中，提供第一衬底，将所述第一衬底的第一面与所述中间体结合包括：提供包括基体和单晶硅层的绝缘体上硅；以及将所述绝缘体上硅的靠近所述基体的表面与所述中间体结合。

在本申请的一个实施方式中，在所述第一衬底的、与所述第一面相对的第二面上形成外围电路之前，所述方法还包括：在所述第一衬底的第一面与所述中间体结合后，去除所述绝缘体上硅的所述基体以得到独立的所述单晶硅层，并在所述单晶硅层的表面上形成所述外围电路。

在本申请的一个实施方式中，制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体包括：在第二衬底上形成包括多个栅极层的叠层结构；形成贯穿所述叠层结构的沟道结构；形成与所述沟道结构具有间距的栅极间隙结构；以及修整所述叠层结构的边缘以形成通过所述栅极层与所述沟道结构相连的阶梯结构。

在本申请的一个实施方式中，所述第二衬底包括远离所述叠层结构的基底，以及在所述基底上依次形成的第一掺杂层、牺牲叠层和第二掺杂层，其中，所述牺牲叠层包括依次设置的介质层、牺牲层和介质层。