[发明专利]半导体存储器件

说明书

实施方式的半导体存储器件具备存储单元阵列。存储单元阵列具备多个子阵列。子阵列具备多个存储部、与多个存储部电连接的多个第1半导体层、分别与多个第1半导体层相对向的多个第1栅电极、与多个第1半导体层电连接的第1布线、与多个第1栅电极连接的多条第2布线、与多条第2布线的第1端部电连接的多个第2半导体层、与多个第2半导体层相对向的多个第2栅电极以及与多个第2半导体层电连接的第3布线。存储单元阵列具备跨多个子阵列而在一个方向上延伸、与多个第2栅电极连接的多条第4布线。

本申请将基于2021年12月17日申请的在先的日本特许申请第2021-205591号的优先权的利益为基础，并且，要求该利益，其内容整体通过引用而包含于此。

技术领域

本实施方式涉及半导体存储器件。

背景技术

伴随着半导体存储器件的高集成化，进行了与半导体存储器件的三维化有关的研究。

发明内容

一个实施方式提供能够高集成化的半导体存储器件。

一个实施方式涉及的半导体存储器件具备存储单元阵列。存储单元阵列具备在第1方向上排列的多个子阵列串。多个子阵列串各自具备在与第1方向交叉的第2方向上排列的多个子阵列。多个子阵列各自具备多个存储部、多个第1半导体层、多个第1栅电极、第1布线、多条第2布线、多个第2半导体层、多个第2栅电极以及第3布线。多个存储部在与第1方向以及第2方向交叉的第3方向上排列。多个第1半导体层在第3方向上排列，与多个存储部电连接。多个第1栅电极在第3方向上排列，分别与多个第1半导体层相对向。第1布线在第3方向上延伸，与多个第1半导体层电连接。多条第2布线在第3方向上排列，在第1方向上延伸，与多个第1栅电极连接。多个第2半导体层在第3方向上排列，与多条第2布线的第1方向上的第1端部电连接。多个第2栅电极在第3方向上排列，与多个第2半导体层相对向。第3布线在第3方向上延伸，与多个第2半导体层电连接。多个子阵列串各自具备多条第4布线。多条第4布线跨在所述第2方向上排列的多个子阵列中的至少两个而在第2方向上延伸，与多个第2栅电极中的至少两个连接。

根据上述的结构，能够提供能高集成化的半导体存储器件。

附图说明

图1是表示第1实施方式涉及的半导体存储器件的一部分结构的示意性的立体图。

图2是表示存储单元阵列层L_MCA的结构的示意性的平面图。

图3是表示子阵列MCA_S的一部分结构的示意性的电路图。

图4是表示存储单元阵列层L_MCA的一部分结构的示意性的平面图。

图5是表示子阵列串MCA_C的一部分结构的示意性的立体图。

图6是表示子阵列串MCA_C的一部分结构的示意性的XY剖面图。

图7是表示子阵列串MCA_C的一部分结构的示意性的XY剖面图。

图8是表示子阵列串MCA_C的一部分结构的示意性的XY剖面图。

图9是沿着A－A′线将图7和图8所示的结构切断、沿着箭头的方向观察到的示意性的XZ剖面图。

图10是沿着B－B′线将图7和图8所示的结构切断、沿着箭头的方向观察到的示意性的YZ剖面图。

图11是表示连结(hook-up)区域R_HU的一部分结构的示意性的XY剖面图。

图12是沿着C－C′线将图11所示的结构切断、沿着箭头的方向观察到的示意性的XZ剖面图。

图13是表示晶体管层L_T的结构的示意性的平面图。