[发明专利]一种抗干扰高可靠异步主机访问启动电路及其工作方法

权利要求书

1.一种抗干扰高可靠异步主机访问启动电路，其特征在于，包括第一级D触发器、第二级D触发器和第三级D触发器；

所述第一级D触发器的数据输入端连接有高电平，第一级D触发器的数据输出端和第二级D触发器的数据输入端连接，第一级D触发器的复位端连接有主机访问选通信号或主机选通信号的反向信号；

所述第二级D触发器的数据输出端和第三级D触发器的数据输入端连接，第二级D触发器的复位端连接有主机接口电路的全局复位信号；

所述第三级D触发器的复位端连接有主机接口电路的全局复位信号，第三级D触发器的反向输出端连接有二输入与门的一个输入端；第二级D触发器的数据输出端和第三级D触发器的数据输入端连接线路上设置有连接线，所述连接线和二输入与门的另一个输入端连接；所述二输入与门的输出端连接有主机访问电路；

所述第一级D触发器的复位端为异步复位功能端口。

2.根据权利要求1所述的一种抗干扰高可靠异步主机访问启动电路，其特征在于，第一级D触发器的输入时钟和主机接口工作时钟CLK连接；第二级D触发器的输入时钟和主机接口工作时钟CLK连接；第三级D触发器的输入时钟和主机接口工作时钟CLK连接。

3.根据权利要求1所述的一种抗干扰高可靠异步主机访问启动电路，其特征在于，当主机访问选通信号以高电平选通访问，且三个D触发器复位端为高有效时，第一级D触发器的复位端连接主机访问选通信号的反向信号；

当主机访问选通信号以高电平选通访问，且三个D触发器复位端为低有效时，第一级D触发器的复位端连接主机访问选通信号。

4.根据权利要求1所述的一种抗干扰高可靠异步主机访问启动电路，其特征在于，当主机访问选通信号以低电平选通访问，且第一级D触发器复位端为低有效时，第一级D触发器的复位端连接主机访问选通信号的反向信号；

当主机访问选通信号以低电平选通访问，且第一级D触发器复位端为高有效时，第一级D触发器的复位端连接主机访问选通信号。

5.根据权利要求1所述的一种抗干扰高可靠异步主机访问启动电路，其特征在于，所述第一级触发器的复位端和主机访问选通信号之间设置有延迟滤波电路；所述延迟滤波电路由延迟单元和二输入或门构成。

6.根据权利要求1所述的一种抗干扰高可靠异步主机访问启动电路，其特征在于，所述第二级D触发器的输入时钟和主机接口工作时钟CLK的反向信号连接。

7.根据权利要求1-6任意一项所述的抗干扰高可靠异步主机访问启动电路，其特征在于，主机连续两次访问的最小间隔时间逻辑上为大于0ns且无限接近0ns的时间值。

8.一种抗干扰高可靠异步主机访问启动电路的工作方法，其特征在于，当主机访问选通信号抖动或有干扰脉冲时，第一级D触发器的复位端工作，第一级D触发器复位到初始电平状态；当主机访问选通信号抖动或干扰脉冲消失后，第一个时钟工作，使得第一级D触发器变为高电平状态，二输入与门产生主机访问启动信号。

9.根据权利要求8所述的一种抗干扰高可靠异步主机访问启动电路的工作方法，其特征在于，包括：

(1)当主机进行I/O组件访问时，CPU输出的主机访问选通信号开始有效；当CPU输出主机访问选通信号有效后的第一个时钟，第一级D触发器的数据输入端D上的高电平锁存，第一级D触发器的数据输入端D将高电平输出至数据输出端Q上；

(2)当CPU输出主机访问选通信号有效后的第二时钟，第一级D触发器的数据输出端Q上的高电平锁存到第二级D触发器的数据输入端D上，第二级D触发器的数据输入端D上的高电平输出到数据输出端Q上；

(3)当CPU输出主机访问选通信号有效后的第三个时钟，第二级D触发器的数据输出端Q上的高电平锁存到第三级D触发器的数据输入端D上，第三级D触发器的数据输入端D上的高电平反向后输出到反向数据输出端上；

(4)当CPU输出主机访问选通信号有效后的第二个时钟周期内，二输入与门的两个输入端均为高电平状态，二输入与门输出高电平。

10.根据权利要求9所述的一种抗干扰高可靠异步主机访问启动电路的工作方法，其特征在于，还包括：

(1)当主机未进行I/O组件访问时，主机输出的主机访问选通信号处于无效电平状态，第一级D触发器为低电平状态；

(2)当主机结束依次访问时，主机输出的主机访问选通信号变为无效电平状态，第一级D触发器变为低电平状态。