[发明专利]一种抗干扰高可靠异步主机访问启动电路及其工作方法

说明书

本发明公开了一种抗干扰高可靠异步主机访问启动电路及其工作方法，该电路由三级D触发器和一个二输入与门连接。该结构使得三级D触发器均采用主机接口电路的全局时钟作为工作时钟，不存在主机访问选通信号上的抖动或毛刺上的变化造成触发器的时钟沿误翻转的现象；当主机访问选通信号上出现抖动或者干扰毛刺后，电路可以快速恢复到初始态并继续正常完成主机访问的识别和启动，具有抗干扰能力强、可靠性高的特点。

技术领域

本发明属于集成电路设计领域，具体涉及一种抗干扰高可靠异步主机访问启动电路及其工作方法。

背景技术

在一个计算机系统中存在大量的输入输出(I/O)组件，这些I/O组件与中央处理单元(Central Processing Unit，简写为CPU)相交互实现了多样化的功能。I/O组件中负责与CPU交互的电路子模块称为主机接口模块或电路，CPU通过主机接口电路对I/O组件进行读写访问。异步主机接口是指I/O组件的主机接口和CPU接口之间采用不同的时钟进行数据交互的处理。

目前，对于高速I/O组件，多采用第三代高性能I/O总线PCIe(PeripheralComponent Interconnect Express)串行总线作为CPU主机接口。但是，对于大量的低速I/O或者CPU未集成PCIe接口的计算机系统中，采用PCIe总线作为主机接口不仅不会带来I/O组件特有功能和性能的提升，还会带来电路逻辑规模和成本的显著增加或者使用上的不便。因而，对于大量低速I/O，特别是在大量嵌入式计算机中仍普遍采用并行总线，以异步访问选通信号CS、并行地址总线Addr和并行数据总线Data作为CPU的访问接口；例如，CAN总线等低速总线协议控制电路作为嵌入式计算机中I/O组件接口电路实现了相应总线协议的数据收发功能，其内部集成了数据缓存，能将相应总线上收到的数据暂存于数据缓存并通过主机接口在接收完成后将接收数据通过主机接口送给CPU，或者通过主机接口从CPU接收并行数据暂存于内部的数据缓存中，当完成接收后将数据缓存中暂存的发送数据发送到相应协议的总线上。

异步主机接口中，由于CPU和主机接口电路采用不同的时钟工作，使得主机访问启动电路成为主机接口电路中的关键模块或电路。在上述主机接口中，异步主机访问选通信号CS为CPU访问I/O组件的关键接口信号；一般，当CS有效时CPU开始I/O组件的访问，完成访问后，CPU将选通信号CS变无效电平结束当前访问；对于异步主机接口电路，取决于主机接口电路工作时钟的频率，要求主机访问选通信号持续有效的访问时间需要大于若干个工作时钟的周期数；而对于两次访问时主机访问选通信号无效的最小时间，即访问的最小间隔时间，不同的主机接口电路有不同的要求，要求的最小间隔时间越小对CPU的适应性就越好，访问效率也会更高；如果主机接口电路要求的最小访问间隔时间较大，对于工作频率相对较高的CPU，往往带来使用时CPU和主机接口电路之间胶合逻辑设计复杂度的急剧增加。

现有技术中，特别是在众多采用FPGA(现场可编程门阵列)实现的I/O组件的主机接口中，往往牺牲主机接口的访问效率，仅支持较大的主机访问间隔时间，要求主机访问的最小间隔时间大于两个主机接口工作时钟周期；或者为了适应CPU访问的最小间隔时间，采用选通信号CS作为触发器的时钟识别CS的快速变化。