[发明专利]电源钳位电路及芯片

说明书

本发明提供一种电源钳位电路及芯片。电源钳位电路包括：第一PMOS管，第一PMOS管的源端与电源线连接，第一PMOS管的栅端与地线连接；电容，电容一端与第一PMOS管的漏端连接，另一端与地线连接；第二PMOS管，第二PMOS管的源端与电源线连接，第二PMOS管的栅端与第一PMOS管的漏端连接；第一NMOS管，第一NMOS管的漏端与第二PMOS管的漏端连接，第一NMOS管的栅端与第一PMOS管的漏端连接，第一NMOS管的源端与地线连接；第二NMOS管，第二NMOS管的漏端与电源线连接，第二NMOS管的栅端与第二PMOS管的漏端连接，第二NMOS管的源端与地线连接。

技术领域

本发明涉及芯片电路设计技术领域，尤其涉及一种电源钳位电路及芯片。

背景技术

随着集成电路技术的发展，单个芯片上器件的集成度越来越高，这使得芯片对电过应力(Electrical Over Stress，EOS)防护的要求不断提高。集成电路的EOS通常是由外部源在非常短的时间内对芯片的管脚释放大电压所导致，因此这种放电现象能够轻易地损坏未经EOS防护设计的芯片。具体地，EOS事件可以分为两类，第一类是纳秒级别的快速瞬态放电事件，如静电放电(ESD)，第二类是微毫秒级别的慢速瞬态放电事件，如浪涌(Surge)。因此在设计EOS防护电路时，需要同时考虑静电放电防护和浪涌防护。

发明内容

本发明提供了一种电源钳位电路及芯片，能够增强浪涌防护能力。

一方面，本发明提供一种电源钳位电路，包括：驱动子电路和泄放子电路，其中，

所述驱动子电路包括：

第一PMOS管，所述第一PMOS管的源端与电源线连接，所述第一PMOS管的栅端与地线连接；

电容，所述电容一端与所述第一PMOS管的漏端连接，另一端与地线连接；

第二PMOS管，所述第二PMOS管的源端与电源线连接，所述第二PMOS管的栅端与所述第一PMOS管的漏端连接；

第一NMOS管，所述第一NMOS管的漏端与所述第二PMOS管的漏端连接，所述第一NMOS管的栅端与所述第一PMOS管的漏端连接，所述第一NMOS管的源端与地线连接；

所述泄放子电路包括：

第二NMOS管，所述第二NMOS管的漏端与电源线连接，所述第二NMOS管的栅端与所述第二PMOS管的漏端连接，所述第二NMOS管的源端与地线连接。

可选地，所述驱动子电路还包括：

第三NMOS管，所述第三NMOS管的漏端与所述第一PMOS管的漏端连接，所述第三NMOS管的栅端和源端与地线连接；

电阻，所述电阻的一端与所述第二PMOS管的漏端连接，另一端与地线连接。

可选地，若选择5伏NMOS，所述第三NMOS管的一次击穿电压不超过10伏，当浪涌电压大于所述第三NMOS管的一次击穿电压时，所述第三NMOS管发生骤回，使得所述第二NMOS管导通泄放浪涌电流。

可选地，所述电阻的阻值满足：当所述第二PMOS管导通时，所述电阻上的电压大于所述第二NMOS管的阈值电压，使得所述第二NMOS管导通。

可选地，所述第二NMOS管为大尺寸NMOS管，其宽度尺寸大于500微米。

另一方面，本发明提供一种芯片，所述芯片包括上述电源钳位电路。

本发明实施例提供的电源钳位电路，在发生静电放电和浪涌时，能够保持泄放子电路的晶体管导通，泄放静电放电电流和浪涌电流，从而保护芯片。

附图说明

图1为本发明一实施例电源钳位电路的电路结构示意图；