[发明专利]一种参数可配置的自动检纠错电路及检纠错方法

说明书

本发明提供了一种参数可配置的自动检纠错电路及检纠错方法，该电路主要包括码流配置内存、控制电路、数据处理电路、ECC校验计算电路、ECC处理内存等。相比传统的电路，对于每个校验块，最多能自动检测出连续8bit错误并且纠正8bit错误，最少检测并且纠正1bit错误，可以通过配置码流对电路进行参数配置，可以针对可能出现的不同SEU覆盖情况选择不同的配置，以此来解决出现SEU导致的电路工作异常的问题。本方案电路更灵活，且具有良好的可靠性和保密性。

技术领域

本发明属于集成电路设计及电路抗辐照加固设计领域，尤其涉及一种参数可配置的自动检纠错电路及检纠错方法。

背景技术

随着FPGA规模不断扩大和内部资源的不断丰富，FPGA芯片凭借灵活方便的可编程特性以及丰富的IP资源得到了非常广泛的应用。用户电路经过EDA软件综合布局布线后映射成FPGA中的可编程逻辑资源并存储在SRAM中，最终由SRAM中存储的数据来控制用户电路的实现。随着集成电路制造工艺的进步，SRAM更容易发生单粒子翻转（SEU，Single EventUpset），而一旦发生SEU就会造成用户电路功能出现不可预期的情况，严重的甚至会导致芯片损坏。因此，需要自动检纠错（ECC，Error Correction Code）电路对FPGA芯片中的SRAM进行实时的监测和纠正，来保证出现SEU的时候是可知的，并且能将出现的错误进行纠正，保障用户电路的可靠性。

目前大部分的自动检纠错电路都是基于汉明码的原理，将FPGA中配置可编程逻辑块的数据回读后进行检错和纠错的，但是由于汉明码的局限性，最多只能检测2bit纠正1bit错误。因此大大限制了抗SEU的性能，一旦出现多于1bit错误就无法实时的维持用户电路的正确。

还有的检纠错电路是通过片外的存储设备预先存储配置码流，在用户电路工程的过程中，通过FPGA芯片提供的JTAG或者被动配置接口对FPGA的配置存储单元进行检纠错刷新电路的，但是这种片外刷新的方式受限于器件接口速度，无法达到实时监测和纠正的目的。同时，使用片外刷新的方式需要另外开发检纠错电路，增加了系统设计的复杂度和系统的研制成本。

发明内容

针对现有技术中的不足之处，本发明提供了一种参数可配置的自动检纠错电路，本方案中，对于每个校验块，最多能自动检测出连续8bit错误并且纠正8bit错误，最少检测并且可以纠正1bit错误，可以通过配置码流对电路进行参数配置。用户可以针对可能出现的不同SEU覆盖情况选择不同的配置，以此来解决出现SEU导致的电路工作异常问题。具体而言，本发明提供了以下技术方案：

一方面，本发明提供了一种参数可配置的自动检纠错电路，所述电路包括参数配置模块、数据处理模块、ECC校验计算模块、ECC处理控制模块、翻转纠错模块、ECC内存控制模块、配置块读写控制模块、配置内存模块、ECC处理内存模块；

所述参数配置模块用于根据用户的参数设置，基于配置码流形成包含配置块和校验值的最终码流；所述参数配置模块与数据处理模块、配置块读写控制模块进行数据交互；

所述配置块读写控制模块，将最终码流配置进FPGA中，并将用户电路映射数据和校验数据分别传输至配置内存模块；此处，可以在配置内存模块中设置一校验存储单元，以单独存储校验数据；

数据处理模块，在最终码流配置过程中，获取相关参数；以及，在等待时间计时结束后且FPGA正常工作后，从配置内存模块中读取配置块，对配置块中的解码块进行解码并发送至ECC校验计算模块，将解码前数据及解码前校验值发送至ECC处理内存模块；所述相关参数包括参数设置中的需要检纠错的连续bit数n，n为大于等于1的整数；

ECC校验计算模块，对解码后的数据进行ECC校验，将计算校验值与解码前校验值比对，基于比对结果通过翻转纠错模块对错误bit进行翻转纠正；

翻转纠错模块将翻转纠正后数据发送至ECC处理内存模块中，并覆盖对应的纠错前数据。