[发明专利]一种通过算法控制单元进行调度计算的硬件结构

权利要求书

1.一种通过“Algorithm Zoo”进行调度计算的硬件结构，包括：

系统寄存器控制单元sys registers，算法控制单元Algorithm Zoo，计算阵列单元PE-Array，片上存储单元Memory，RISC-V处理器，双倍速率动态存储器DDR和向量处理单元VPU，其中，

所述算法控制单元Algorithm Zoo包括数据传输模块TRANS、卷积运算模块CONV、深度可分离卷积计算控制模块DWCON、反卷积计算控制模块DCONV、池化控制模块Pooling和数据变形模块Reshape。

2.根据所述权利要求1的硬件结构，其中，优选的，该硬件结构应用于卷积神经网络计算或者应用于具有并行计算需求的调度计算。

3.根据所述权利要求1的硬件结构，其中，通过所述RISC-V处理器控制系统寄存器控制单元sys registers的方式来控制算法控制单元Algorithm Zoo包括的模块完成相应的计算任务。

4.根据所述权利要求1的硬件结构，其中，对于新的卷积神经网络算法，先将其中的算子进行抽象后再将新的算子计算控制加入到算法控制单元Algorithm Zoo中，来完成对新的卷积神经网络算法的支持。

5.根据所述权利要求1的硬件结构，其中，所述片上存储单元Memory在该卷积神经网络计算中的存在形式为n个块bank的片上存储条，对应块bank的片上存储条读写端口独立，其中n为整数。

6.根据所述权利要求1的硬件结构，其中，所述数据传输模块TRANS用于将数据从双倍速率动态存储器DDR搬移到片上存储单元Memory，将片上存储单元Memory的数据搬移到双倍速率动态存储器DDR和将片上存储单元Memory的数据在片上存储单元Memory内部做搬移。

7.根据所述权利要求1的硬件结构，其中，所述卷积运算模块CONV通过一个状态机实现，总共分三个状态：IDEL态、计算态和计算完成态。

8.根据所述权利要求1的硬件结构，其中，所述池化控制模块Pooling将每个通道的卷积运算替换成了求最大值、最小值或平均值的操作，实现特征图的逐通道内数据的缩放操作。

9.根据所述权利要求1的硬件结构，其中，所述数据变形模块Reshape实现特征图的重组、缩放以及维度转换。

10.根据所述权利要求1的硬件结构，其中，所述反卷积计算控制模块DCONV支持通用反卷积运算，或者是针对特定算子进行的优化计算，其中，针对特定算子进行的优化计算的整体处理步骤如下：第一、在离线时将权重数据进行变换，拆分成4个独立的部分；第二、将输入特征图通过reshape指令，将输入特征图也拆分成4个独立的特征图；第三、分别对所述4个独立部分的权重数据和4个独立的特征图进行传统卷积运算，得到4个计算结果；第四、将所述4个计算结果进行重组，得到反卷积运算的结果。