[发明专利]一种通过算法控制单元进行调度计算的硬件结构

说明书

本公开揭示了一种通过“Algorithm Zoo”进行调度计算的硬件结构，包括系统寄存器控制单元sys registers，算法控制单元Algorithm Zoo，计算阵列单元PE‑Array，片上存储单元Memory，RISC‑V处理器，双倍速率动态存储器DDR和向量处理单元VPU，其中，所述算法控制单元Algorithm Zoo包括数据传输模块TRANS、卷积运算模块CONV、深度可分离卷积计算控制模块DWCON、反卷积计算控制模块DCONV、池化控制模块Pooling和数据变形模块Reshape。本公开的硬件结构可通过编程灵活支持常见的神经网络计算硬件实现。

技术领域

本公开属于人工智能神经网络技术领域，特别涉及一种通过算法控制单元进行调度计算的硬件结构。

背景技术

端侧神经网络计算，在FPGA中进行部署，通常需要考虑到FPGA本身硬件可编程的灵活性，同时也需要考虑神经网络发展较快，各种网络结构层出不穷，如何在硬件上面对各种计算资源和结构进行灵活配置，以通过软件编程的方式快速部署新的网络，满足不同网络参数、不同输入图像，这对硬件架构设计提出了很高的要求。现有的基于FPGA部署的卷积神经网络多是针对某一单一网络的特定部署，可编程性和灵活性有限。

发明内容

鉴于此，本公开提供了一种通过“Algorithm Zoo”进行调度计算的硬件结构，包括系统寄存器控制单元sys registers，算法控制单元Algorithm Zoo，计算阵列单元PE-Array，片上存储单元Memory，RISC-V处理器，双倍速率动态存储器DDR和向量处理单元VPU，其中，所述算法控制单元Algorithm Zoo包括数据传输模块TRANS、卷积运算模块CONV、深度可分离卷积计算控制模块DWCON、反卷积计算控制模块DCONV、池化控制模块Pooling和数据变形模块Reshape。

优选的，

该硬件结构应用于卷积神经网络计算或者应用于具有并行计算需求的调度计算。

优选的，

通过所述RISC-V处理器控制系统寄存器控制单元sys registers的方式来控制算法控制单元Algorithm Zoo包括的模块完成相应的计算任务。

优选的，

对于新的卷积神经网络算法，先将其中的算子进行抽象后再将新的算子计算控制加入到算法控制单元Algorithm Zoo中，来完成对新的卷积神经网络算法的支持。

优选的，

所述片上存储单元Memory在该卷积神经网络计算中的存在形式为n个块bank的片上存储条，对应块bank的片上存储条读写端口独立，其中n为整数。

优选的，

所述数据传输模块TRANS用于将数据从双倍速率动态存储器DDR搬移到片上存储单元Memory，将片上存储单元Memory的数据搬移到双倍速率动态存储器DDR和将片上存储单元Memory的数据在片上存储单元Memory内部做搬移。

优选的，

所述卷积运算模块CONV通过一个状态机实现，总共分三个状态：IDEL态、计算态和计算完成态。

优选的，

所述池化控制模块Pooling将每个通道的卷积运算替换成了求最大值、最小值或平均值的操作，实现特征图的逐通道内数据的缩放操作。

优选的，

所述数据变形模块Reshape实现特征图的重组、缩放以及维度转换。

优选的，