[发明专利]存储器阵列区域中的导电层及其形成方法在审
申请号: | 202210935502.8 | 申请日: | 2022-08-04 |
公开(公告)号: | CN115706050A | 公开(公告)日: | 2023-02-17 |
发明(设计)人: | 森田孝平 | 申请(专利权)人: | 美光科技公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H10B12/00 |
代理公司: | 北京律盟知识产权代理有限责任公司 11287 | 代理人: | 王龙 |
地址: | 美国爱*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 存储器 阵列 区域 中的 导电 及其 形成 方法 | ||
1.一种形成半导体存储器装置的方法,所述方法包括:
在衬底上形成多个电容器触点;
在所述多个电容器触点上形成介电层;
移除所述介电层的部分以在所述介电层中形成多个开口;
在所述多个所述对应的开口的底部处暴露所述多个电容器接点;及
沉积导电材料以在所述多个对应的开口中形成多个互连件。
2.根据权利要求1所述的方法,其中所述导电材料包括钨W。
3.根据权利要求1所述的方法,其中所述导电材料通过化学气相沉积CVD沉积。
4.根据权利要求1所述的方法,其进一步包括在沉积所述导电材料之前形成势垒层。
5.根据权利要求4所述的方法,其中所述势垒层包含钛Ti或氮化钛TiN中的至少一个。
6.根据权利要求1所述的方法,其中移除所述介电层的部分包含以横向偏移量移除在所述多个电容器触点中的每一对应的电容器触点上的所述介电层的所述部分中的每一部分。
7.根据权利要求6所述的方法,其中移除所述介电层的部分包含:
光图案化所述多个开口的图案;及
干法蚀刻所述介电层的部分以形成所述多个开口,
其中所述多个开口中的每一开口以所述横向偏移量形成在所述多个电容器触点中的每一对应的电容器触点上。
8.根据权利要求6所述的方法,其中每一开口的宽度是大体上恒定的。
9.根据权利要求1所述的方法,其中所述介电层通过原子层沉积ALD形成。
10.根据权利要求1所述的方法,其进一步包括沉积导电材料以形成所述多个电容器触点。
11.根据权利要求10所述的方法,其中所述导电材料包括多晶硅。
12.一种形成半导体存储器装置的方法,所述方法包括:
在衬底上形成位线结构;
形成至少一个第一介电层,其包含绝缘体的部分,所述绝缘体覆盖所述位线结构;
在所述衬底上且相邻于所述绝缘体形成多个第一开口;
在所述多个对应的第一开口中形成多个电容器触点;
移除所述多个电容器触点的顶部部分以在所述多个电容器触点的剩余部分上形成多个第二开口;
在所述多个对应的第二开口中的所述多个对应的电容器触点上形成多个第一互连件;
在所述多个第一互连件、所述绝缘体及所述至少一个第一介电层上形成第二介电层;
移除所述第二介电层的部分以在所述第二介电层中形成多个第三开口;
在所述多个所述第三开口的底部处暴露所述多个第一互连件中的每一对应的第一互连件的部分;及
在所述多个对应的第三开口中形成多个第二互连件。
13.根据权利要求12所述的方法,其中所述多个第三开口中的每一第三开口以横向偏移量安置在所述多个第一互连件中的每一对应的第一互连件上。
14.根据权利要求13所述的方法,其进一步包括:
在所述第一多个第一开口中沉积第一导电材料以形成所述多个电容器触点;
在所述第二多个第一开口中沉积不同于所述第一导电材料的第二导电材料以形成所述多个第一互连件;及
在所述多个第三开口中沉积所述第二导电材料以形成所述多个第二互连件。
15.根据权利要求14所述的方法,其中所述第一导电材料包括多晶硅。
16.根据权利要求14所述的方法,其中所述第二导电材料包括钨W。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造