[发明专利]存储器阵列区域中的导电层及其形成方法

说明书

本申请案是针对存储器阵列区域中的导电层及其形成方法。实例方法包含：在衬底上形成多个电容器触点；在所述多个电容器触点上形成介电层；移除所述介电层的部分以在所述介电层中形成多个开口；在所述多个所述对应的开口的底部处暴露所述多个电容接点；及沉积导电材料以在所述多个对应的开口中形成多个互连件。

技术领域

本申请案是针对存储器阵列区域中的导电层及其形成方法。

背景技术

高数据可靠性、高速存储器存取、低功耗及缩减芯片大小是半导体存储器所要求的特征。为了缩减芯片大小，存储器单元之间的距离变得更短。

半导体装置包含导电层，例如位线及重新分布层(RDL)。例如，RDL是指互连层，其用于重新分布用于具有焊料凸块及倒装芯片连接的封装的端子。RDL将装置的输入/输出焊盘上的信号提供给其它位置。RDL通常安置在半导体装置的最上部分中。RDL往往形成较厚以具有低电阻。

形成RDL的常规方法包含形成金属膜及使用硬掩模干法蚀刻金属膜以隔离相邻RDL。然而，在准备对金属膜进行干法蚀刻时，金属膜下方的介电层需要具有相当大的厚度。介电层的厚度增加位线结构的高度。因此，位线结构往往弯曲，此是非所要的。

发明内容

在一个方面中，本申请案是针对一种形成半导体存储器装置的方法，所述方法包括：在衬底上形成多个电容器触点；在所述多个电容器触点上形成介电层；移除所述介电层的部分以在所述介电层中形成多个开口；在所述多个所述对应的开口的底部处暴露所述多个电容器接点；及沉积导电材料以在所述多个对应的开口中形成多个互连件。

在另一方面中，本申请案是针对一种形成半导体存储器装置的方法，所述方法包括：在衬底上形成位线结构；形成至少一个第一介电层，其包含绝缘体的部分，所述绝缘体覆盖所述位线结构；在所述衬底上且相邻于所述绝缘体形成多个第一开口；在所述多个对应的第一开口中形成多个电容器触点；移除所述多个电容器触点的顶部部分以在所述多个电容器触点的剩余部分上形成多个第二开口；在所述多个对应的第二开口中的所述多个对应的电容器触点上形成多个第一互连件；在所述多个第一互连件、所述绝缘体及所述至少一个第一介电层上形成第二介电层；移除所述第二介电层的部分以在所述第二介电层中形成多个第三开口；在所述多个所述第三开口的底部处暴露所述多个第一互连件中的每一对应的第一互连件的部分；及在所述多个对应的第三开口中形成多个第二互连件。

在另一方面中，本申请案是针对一种设备，其包括：多个电容器触点，其位于衬底的有源区域上，所述多个电容器触点中的每一电容器触点在所述衬底中具有底部部分；介电层，其位于所述多个电容器触点上面；及多个互连件，其位于所述介电层中，其中每一互连件的宽度是大体上恒定的，且其中所述多个互连件中的每一互连件以横向偏移量安置在所述多个电容器触点中的每一对应的电容器触点上面。

附图说明

图1是根据本公开的实施例的半导体装置的部分的一个示意性结构的竖直横截面图的图。

图2是根据本公开的实施例的半导体装置的部分的一个示意性结构的竖直横截面图的图。

图3是根据本公开的实施例的半导体装置的部分的一个示意性结构的竖直横截面图的图。

图4是根据本公开的实施例的半导体装置的部分的一个示意性结构的竖直横截面图的图。

图5是根据本公开的实施例的半导体装置的部分的一个示意性结构的竖直横截面图的图。

图6是根据本公开的实施例的半导体装置的部分的一个示意性结构的竖直横截面图的图。

图7是根据本公开的实施例的半导体装置的部分的一个示意性结构的竖直横截面图的图。

图8是根据本公开的实施例的半导体装置的部分的一个示意性结构的竖直横截面图的图。