[发明专利]组件管芯及其制造方法

说明书

一种组件管芯，其包括第一半导体管芯、第二半导体管芯、抗电弧层以及第一绝缘包封体。第二半导体管芯堆栈在第一半导体管芯上并且与第一半导体管芯电性连接。抗电弧层与第二半导体管芯接触。第一绝缘包封体设置在第一半导体管芯上且侧向地包封第二半导体管芯。此外，提供一种组件管芯的制造方法。

技术领域

本公开实施例涉及一种组件管芯及其制造方法。

背景技术

半导体组件用于各种电子应用，例如个人计算机、手机、数字相机等电子设备。半导体组件通常通过相继地在半导体衬底上沉积绝缘层或介电层、导电层和半导电层而制造，并且使用光刻技术来图案化各种材料层以在半导体基地上形成电路构件和组件。通常会在单一半导体晶片上制造出数十个或数百个集成电路。可沿着切割道切割集成电路以形成单体化的个别管芯。然后，将个别管芯单独封装为多芯片组件或其他类型的封装。

在半导体组件的制造过程中，电荷可能会累积并导致静电放电(ESD)。因此，半导体组件可能会因ESD而损坏，而导致半导体组件的制造良率可能会减少。

发明内容

根据本公开的一些实施例，提供了包括第一半导体管芯、第二半导体管芯、抗电弧层和第一绝缘包封体的组件管芯。第二半导体管芯堆栈在第一半导体管芯上且与第一半导体管芯电性连接。抗电弧层与第二半导体管芯接触。第一绝缘包封体设置在第一半导体管芯上且侧向地包封住第二半导体管芯。

根据本公开的一些其他实施例，提供了一种组件管芯的制造方法。前述的方法包括：借由形成在顶层半导体管芯的正面和形成在底层半导体管芯的背面上的第二接合结构将顶层半导体管芯接合至底层半导体管芯到第一接合结构；形成覆盖顶层半导体管芯的侧壁、顶层半导体管芯的背面和底层半导体管芯的背面的抗电弧材料层；在抗电弧材料层上形成绝缘材料；部分去除绝缘材料和抗电弧材料层，直到露出顶层半导体管芯的背面，从而形成绝缘包封体和抗电弧层，其中绝缘包封体形成在第一半导体管芯上并且侧向地包封第二半导体管芯，并且形成抗电弧层以覆盖顶层半导体管芯的侧壁和底层半导体管芯的背面。

根据本公开的一些其他实施例，提供一种组件管芯的制造方法。前述的方法包括：借由形成在顶层半导体管芯的正表上的第一接合结构以及形成在底层半导体管芯的背面上的第二接合结构使顶层半导体管芯与底层半导体管芯接合；形成绝缘包封体以侧向地包封住顶层半导体管芯；以及形成抗电弧材料层以覆盖顶层半导体管芯和绝缘包封体。

附图说明

结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意地增大或减小各种特征的尺寸。

图1A至图1M是根据本揭露的一些实施例中系统化集成电路或系统化积体芯片(SoIC)结构的制造流程的剖视图。

图2A至图2I示意性地示出根据本揭露的一些实施例中迭层封装(Package-on-Package，PoP)结构的制造流程的剖视图。

图3示意性地示出根据本揭露的一些其他实施例中SoIC结构的积体扇出封装结构的剖视图。

图4A至图4L示意性地示出根据本揭露的一些其他实施例中SoIC结构的制造流程的剖视图。

图5A至图5I示意性地示出根据本揭露的一些替代实施例中PoP结构的制造流程的剖视图。

图6是示意性地示出根据本揭露的一些其他实施例中PoP结构的积体扇出封装结构的剖视图。

图7A至图7L示意性地示出根据本揭露的一些其他实施例中SoIC结构的制造流程的剖视图。

图8A至图8I示意性地示出根据本揭露的一些替代实施例中PoP结构的制造流程的剖视图。

图9至图11示意性地示出根据本揭露的一些实施例中各种PoP结构的剖视图。