[发明专利]一种四核CPU芯片布局优化方法和系统

说明书

本发明公开了一种四核CPU芯片布局优化方法和系统包括：配置命令关闭IC设计系统中useful skew环境，通过floorplan整体布局控制芯片大小、摆放memory和pin位置，通过p lace方式设置包括cel l间距、时序、面积和功耗参数，摆放标准单元std cell；根据pl ace结果采用debug net方法在floorplan整体布局阶段memory进行调整；重复place方法和debug net方法，并根据时序报告的时序slack、drv violation和“congestion”条件判断最优获取最优芯片布局策略，并在useful skew打开环境下重新执行所述最优芯片布局策略。

技术领域

本发明涉及CPU芯片设计技术领域，特别涉及一种四核CPU芯片布局优化方法和系统

背景技术

现有的四核CPU内部高速l2 cache(二级缓存)通过数据流布局后，place(布局)采用useful skew(一种可以通过插入buffer来优化时序的方案)，通过place_opt_design命令优化系统的时序，得出结果后返回fp流程。如此经过多次迭代后可得到较为完美的电路布局。然而，现有技术中，若在useful skew打开状态下进行opt design(电路优化设计)，并根据place结果再进行细微调整，此时调整的结果将变得不可知，甚至在某些情况下变得更差，因此需要更多次数的修改迭代，从而导致芯片布局效率的很低。

发明内容

本发明其中一个发明目的在于提供一种四核CPU芯片布局优化方法和系统，所述方法和系统在四核CPU中在大量的二级缓存l2 cache块结构条件下进行电路优化设计，通过关闭useful skew条件下进行芯片平面设计、布局和走线等操作，得到最优指标后再次打开useful skew重新进行布局，从而可以得到更好的时序和电路面积。

本发明另一个发明目的在于提供一种四核CPU芯片布局优化方法和系统，所述方法和系统利用在最差时序环境下得到的较理想布局策略应用到正常时序环境下，从而得到较好的时序和电路布局面积。

本发明另一个发明目的在于提供一种四核CPU芯片布局优化方法和系统，所述方法和系统在差时序环境下采用中心对称图形山行内部，走线逐次减小的芯片布局策略，并在正常时序环境下得到较好的时序和电路芯片面积布局。

为了实现至少一个上述发明目的，本发明进一步提供一种四核CPU芯片布局优化方法，所述方法包括：

配置命令关闭IC设计系统中useful skew环境，并对所述系统初始化；

通过floorplan整体布局控制芯片大小、摆放memory和pin位置，并添加boundarycell，以及打pg电源网络；

通过place方式设置包括cell间距、时序、面积和功耗参数，并摆放标准单元stdcell；

根据place结果采用debug net方法在floorplan整体布局阶段以减少buffer插入和减少走线长度原则对memory进行摆放调整；

重复place方法和debug net方法，并根据时序报告的时序slack、drv violation和“congestion”条件判断最优获取最优芯片布局策略，并在useful skew打开环境下重新执行所述最优芯片布局策略。

根据本发明其中一个较佳实施例，所述floorplan整体布局方法包括如下步骤：布局芯片的高速L2cache模块的block，采用外部中心对称，内部凹陷排列的方式布局所述block。

根据本发明另一个较佳实施例，所述系统初始化方法包括：导入预先制定的芯片设计布局数据，用于建立设计布局模型，进一步检测所述芯片设计布局数据的完整性。