[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。该三维存储器包括：存储叠层结构；多个存储沟道结构，贯穿存储叠层结构；选择叠层结构，位于存储叠层结构上；顶部选择栅切口结构，贯穿选择叠层结构；以及多个选择沟道结构，贯穿选择叠层结构并与多个存储沟道结构分别连接，其中，多个选择沟道结构沿着顶部选择栅切口结构的延伸方向成行布置，顶部选择栅切口结构在相邻的选择沟道结构行之间延伸；顶部选择栅切口结构每侧具有至少一个偏置选择沟道结构行，其中，偏置选择沟道结构行中的选择沟道结构，其轴线与顶部选择栅切口结构的距离，大于其连接的存储沟道结构的轴线与顶部选择栅切口结构的距离。

分案申请声明

本申请是2021年06月21日递交的发明名称为“三维存储器及其制备方法”、申请号为202110687429.2的中国发明专利申请的分案申请。

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维储存器及其制备方法。

背景技术

三维存储器(3D NAND)可以通过增加垂直堆叠层数或者沟道结构的单位存储密度来提高其存储容量。具体地，可以通过优化沟道结构的布置形式来增加三维存储器的单位存储密度。

在一些沟道结构的布置形式中，沟道结构以相互交错的布置形式在存储块内划分为九行，顶部选择栅切口(TSG)位于沟道结构行之间，以将存储块中的沟道结构行分割为若干部分，从而便于控制分割后的存储块进行编程、擦除等操作。为避免顶部选择栅切口(TSG)与沟道结构行之间存在重叠区(Overlap)，可以通过增加沟道结构行之间的距离的方法来实现。另一种选择，可使顶部选择栅切口贯穿处于中间位置的沟道结构行，并将处于中间位置的沟道结构行作为虚拟沟道结构行，从而使得处于中间位置的沟道结构行中的沟道结构不具有存储功能。然而，这些布置形式均会限制单位存储密度的提升。

因而，如何提高三维存储单元的单位存储密度是本领域致力于研究的课题之一。

发明内容

第一方面，本申请提供了一种三维存储器。该三维存储器包括：存储叠层结构；多个存储沟道结构，贯穿存储叠层结构；选择叠层结构，位于存储叠层结构上；顶部选择栅切口结构，贯穿选择叠层结构；以及多个选择沟道结构，贯穿选择叠层结构并与多个存储沟道结构分别连接，其中，多个选择沟道结构沿着顶部选择栅切口结构的延伸方向成行布置，顶部选择栅切口结构在相邻的选择沟道结构行之间延伸；顶部选择栅切口结构每侧具有至少一个偏置选择沟道结构行，其中，偏置选择沟道结构行中的选择沟道结构，其轴线与顶部选择栅切口结构的距离，大于其连接的存储沟道结构的轴线与顶部选择栅切口结构的距离。

在一些实施方式中，选择沟道结构的最大关键尺寸小于存储沟道结构的最大关键尺寸。

在一些实施方式中，选择沟道结构包括：电介质芯部以及依次围绕电介质芯部的导电层和绝缘层，其中，导电层与存储沟道结构相接触。

在一些实施方式中，该三维存储器还包括：选择沟道插塞，位于选择沟道结构的远离存储沟道结构的端部，并与导电层相接触，其中，在垂直于选择叠层结构和存储叠层结构的堆叠方向上，选择沟道插塞的尺寸大于选择沟道结构的尺寸。

在一些实施方式中，相邻的顶部选择栅切口结构之间具有多个选择沟道结构行，其中位于相邻的顶部选择栅切口结构之间的偏置选择沟道结构行的数量少于或等于多个选择沟道结构行的数量。

在一些实施方式中，位于相邻的顶部选择栅切口结构之间的偏置选择沟道结构行中，选择沟道结构的轴线与相邻的顶部选择栅切口结构中的一个的距离大于选择沟道结构连接的存储沟道结构的轴线与该顶部选择栅切口结构的距离的偏置选择沟道结构行的数量，等于选择沟道结构的轴线与相邻的顶部选择栅切口结构中的另一个的距离大于选择沟道结构连接的存储沟道结构的轴线与该顶部选择栅切口结构的距离的偏置选择沟道结构行的数量。

在一些实施方式中，顶部选择栅切口结构在垂直于选择叠层结构和存储叠层结构的堆叠方向上的截面形状包括波浪形。