[发明专利]一种数字延迟锁相环电路

权利要求书

1.一种数字延迟锁相环电路，其特征在于，包括：

波形调制模块，对输入的CLK_IN时钟信号进行波形调制，便于后一级电路的运算；

延迟链，对于输入CLK_IN时钟信号进行延迟的作用；

波形调制及相位调整模块，将所述延迟链输出的波形进行调制，以及将CLK_DLL信号增加一个延迟时间△FB后得到CLK_FB信号；

相位比较器，将CLK_FB信号和输入的CLK_IN时钟信号进行比较，确认两者的相位差异，产生状态字FLAG1和FLAG2；

移位控制器，受状态字FLAG1和FLAG2的控制，实现对所述延迟链的调节。

2.如权利要求1所述的数字延迟锁相环电路，其特征在于，所述相位比较器包括NMOS管N1～N5、PMOS管P1～P4和反相器INV1～INV5；

NMOS管N1的栅端和PMOS管P2的栅端相连，源端连接NMOS管N3的漏端，漏端连接PMOS管P2的漏端；NMOS管N2的栅端和PMOS管P3的栅端相连，源端连接NMOS管N4的漏端，漏端连接PMOS管P3的漏端；

PMOS管P1的漏端和PMOS管P2的漏端相连，栅端连接PMOS管P4的栅端；PMOS管P2的栅端连接PMOS管P3的漏端，漏端连接PMOS管P3的栅端；PMOS管P3的栅端连接PMOS管P1的漏端，漏端连接NMOS管N1的栅端；PMOS管P4的漏端连接PMOS管P3的漏端；PMOS管P1～P4的源端相连；

NMOS管N3的源端和NMOS管N4的源端共同连接至NMOS管N5的漏端，CLK_FB信号同时接入NMOS管N3的栅端和反相器INV3的输入端，NMOS管N4的栅端连接反相器INV3的输出端；

反相器INV1的输入端同时连接PMOS管P3的漏端和PMOS管P4的漏端，输出端为OUT1；反相器INV2的输入端同时连接PMOS管P2的漏端和NMOS管N1的漏端，输出端为OUT2；所述反相器INV1的输出端依次连接有反相器INV4的输出端和反相器INV5的输入端，所述反相器INV2的输出端依次连接有反相器INV4的输入端和反相器INV5的输出端；反相器INV6的输出端同时连接PMOS管P1的栅端和PMOS管P4的栅端，输出端连接反相器INV1和INV2。

3.如权利要求1所述的数字延迟锁相环电路，其特征在于，所述移位控制器包括两个相位比较器、两个与门、一个或非门和一个非门；

两个相位比较器的第二输出端均接入第一个与门，两个相位比较器的第一输出端均接入第二个与门；两个与门的输出端接入或非门，所述或非门的输出端接入非门。

4.如权利要求3所述的数字延迟锁相环电路，其特征在于，第一个相位比较器的第二输出端为状态字FLAG1，第二个相位比较器的第一输出端为状态字FLAG2，当输入的状态字FLAG1为0、FLAG2为1时，延迟链中延迟单元增加，CLK_FB信号波形延迟增加；当输入的状态字FLAG1为1、FLAG2为0时，延迟链中延迟单元减少，CLK_FB信号波形延迟减小。

5.如权利要求1所述的数字延迟锁相环电路，其特征在于，所述延迟单元延迟链由若干个延迟单元构成，每一级延迟单元的FLOW输入都为前一级延迟单元的CLK_OUT输出；每个延迟单元由两个反相器和一个多路选择器级联而成；

所述两个反相器提供延迟，所述多路选择器由选择信号SLCT进行选择是由CLK_IN输入还是由前一级的延迟单元输入FLOW。